摘要：
碳化硅（SiC）MOSFET因开关速度快等优势在电力电子变换器中得到应用广泛，但高dv/dt和di/dt易在半桥电路中引发串扰问题，导致器件误导通或损坏，从而制约其高频应用。现有串扰抑制方法存在牺牲开关速度、控制复杂或抑制效果单一等局限。针对上述问题，该文提出一种改进的串扰抑制电路：首先，在三电平电路基础上，增设由N沟道MOSFET与辅助电容串联的辅助支路，并提高关断负压，减小在中间电平钳位时间内驱动电阻的损耗，该支路无需额外控制信号，仅在器件关断时且关断电压未被抬升时导通，提供低阻抗路径分流米勒电流，在较高的关断负压下有效地实现了正向串扰抑制。然后，通过分析串扰产生的机理，详细地阐述了改进电路的工作模态及参数设计原则。最后，通过双脉冲测试验证表明：与传统驱动电路及三电平驱动电路相比，改进电路在保证开关速度的前提下，对正向串扰有较好的抑制效果，且减小了驱动电路在中间电平钳位时间内驱动电阻的损耗，有效平衡了串扰抑制效果与开关性能，提升了SiC MOSFET的工作可靠性。
引言
碳化硅（SiliconCarbide,SiC）是第三代半导体核心材料，以SiCMOSFET为代表的宽禁带半导体，因低开关损耗、高工作频率及高开关速度等优点，在各类电力电子变换器中的应用日益广泛。但高开关速度带来更高的dv/dt和di/dt，会因电路寄生参数引发更严重的电压电流振荡与尖峰，且相较于SiMOSFET，SiCMOSFET更低的导通阈值电压与较低的最大栅源极允许负压，使其在桥式电路中更易受寄生参数影响，串扰便是典型问题之一。在半桥电路同一桥臂中，上管开通瞬间的正向尖峰电压可能导致下桥臂开关管栅源极电压超过阈值电压而发生误导通，引发桥臂直通损坏器件，上管关断瞬间的负向尖峰电压也易超过下桥臂开关管栅源间最低容许电压而击穿器件，这种串扰不仅会降低器件可靠性，还可能带来额外的开关损耗，成为制约SiC向更高频率应用发展的重要障碍，因此抑制串扰已成为保障SiCMOSFET设备可靠运行需面临的重要挑战。
目前，国内外文献对于SiCMOSFET串扰抑制问题的研究，主要分为两类；一类是无源抑制，直接增大驱动电阻或栅源极并联电容的方式，这类方法串扰抑制效果显著，但会很大程度上牺牲开关速度，进而增加开关损耗；另一类是有源抑制，为解决栅源极直接并联电容对开关速度的影响，通过在驱动电路中增添辅助电路的方式，来控制并联电容接入驱动电路的时间。文献[16]将MOSFET与电容串联的支路与器件栅源极并联，利用额外的控制信号实现MOSFET通断的控制，进而控制电容在驱动回路的作用时间，减小对开关速度的影响，但这种方法增加了控制复杂程度。文献[17-18]在器件栅源极并联三极管与电容的串联辅助支路，在出现串扰威胁时，产生的米勒电流流经驱动电阻，此时驱动电阻两端的压降使三极管导通，电容接入驱动回路实现抑制，不需要额外的控制信号。文献[19]在器件栅源极与并联电容之间串联一个辅助MOSFET，同样不需要额外的控制信号，利用辅助MOSFET自身的跨导参数来构建负反馈控制回路，自动抑制串扰电压尖峰。有源抑制还可以通过改变栅源极驱动电压电平。文献[20]采用负压关断的方式，提出一种RCD电平移位电路，为驱动电路提供负压关断来抑制正向串扰，但是其对负向串扰电压尖峰没有抑制作用，过低的关断负压可能加剧负向串扰的影响。文献[21]在栅源极正向尖峰时将驱动电压调节为负压，出现负向尖峰时将驱动电压调钳位至中间电平，通过调节栅极电压的方式虽然避免了串扰问题造成的影响，但明显地增大了中间电平钳位时驱动电阻的损耗，并且对该电路串扰尖峰本身没有进行抑制，因而在母线电压等级较高时串扰的影响较大。
针对三电平串扰抑制电路存在的局限性，本文提出了改进电路设计方法，在传统三电平电路的基础上，增设并联低阻抗支路，并提高关断负压。该支路结构为辅助电容与N沟道MOSFET串联，无需额外控制信号，在较高的关断负压水平下能有效地实现正向串扰抑制，并减小在中间电平钳位时间内驱动电阻的损耗。本文首先分析了串扰产生机理。然后对所提抑制电路进行了工作模态分析，理论上对抑制原理进行了阐述，并给出参数设计方案。最后建立双脉冲试验平台验证所提抑制电路的有效性，并与无抑制电路和传统三电平电路进行对比，结果表明改进后的电路在串扰抑制和开关损耗方面均有提升。
1.串扰产生机理分析
一种半桥电路带有电感负载的典型半桥电路如图1所示。
图1中，Cgd、Cgs和Cds分别为SiCMOSFET栅漏、栅源和漏源极结电容；Ld(in)、Lg(in)和Ls(in)为SiCMOSFET的漏极、栅极和源极寄生电感；功率回路的寄生参数包括漏极电感Ld和共源极电感Ls；Lg为驱动回路的寄生电感参数；L为加在下管两端的负载电感；Vdc为母线电源。本文中，假设上管QH为主动管，分析下管被动管QL的串扰现象。
器件开通瞬态，如图1a所示，QH漏源极电压VdsH迅速下降，QL漏源极电压VdsL迅速上升至母线电压Vdc，较高的dv/dt使米勒电容CgdL开始充电并产生米勒电流Igd，电流方向如图1a中实线箭头所示，Igd流经QL结电容CgsL和驱动电阻RgL，此时QL栅源极电压出现正电压尖峰VgsL；此外上管QH的漏极电流IdH开始增加，因此流经下管QL的体二极管的续流电流开始减少，这个过程会导致下管QL的共源电感LsL上产生压降，降低了下管源极电压。因此，VgsL在CgsL和共源电感LsL共同作用下产生的正电压尖峰可能导致VgsL超过阈值电压Vth，引起QL误导通。
同理，器件关断瞬态，如图1b所示，QH漏源极电压VdsH迅速上升，QL漏源极电压VdsL迅速降低至0V左右，CgdL开始放电，此时米勒电流Igd与正向串扰时方向相反，如图1b中实线箭头所示，Igd流经QL结电容CgsL和驱动电阻RgL时降低了QL栅源极电压VgsL；另外QH关断使漏极电流IdH开始减少，流经下管QL的体二极管的负载电流IL开始增加，这个快速变化的电流会在下管QL的源极电感LsL上产生压降，增大了下管源极电压。此时CgsL和共源电感LsL共同作用下造成的负电压尖峰可能导致VgsL超过安全负压，损坏QL开关管。
2、电路结构和工作原理
传统的三电平电路如图2实线所示，本文在其基础上提出的低阻抗支路如图2虚线所示，改进后的结构如图2所示。三电平电路中P-MOSFETQP由R1C1延迟电路控制导通关断的时间，作用是改变开关管Q驱动电平，实现负压关断和中间电平钳位；低阻抗支路由N-MOSFETQN和辅助电容C2组成，QN仅在开关管Q正常关断且三电平电路未处于钳位状态时导通，此时辅助电容C2提供串扰吸收路径，实现正向串扰抑制。
本文以驱动上桥QH、观察下桥QL串扰为例，介绍电路工作原理。上下桥开关管栅源电压驱动理论波形如图3所示，可分为八个工作阶段。
QH导通阶段[t0,t7)分为四个阶段。
阶段1[t0,t1)，如图4所示。
三电平电路将栅源电压VgsH钳位至中间电平Vmid，QH保持关断；QL栅源电压VgsL为高电平，保持导通状态，负载电流IL流经QL沟道。在稳压二极管VD2L的作用下，此时QPL栅源电压VgsQPL为
式中，VCC为栅极驱动输出高电平；VD2L为稳压二极管稳压值。VD2L的作用是避免QPL栅源极因承受反向导通电压过大而损坏，此时QPL保持关断。
QNL栅源极电压VgsQNL此时承受的电压为
式中，VdsQNL为QNL的漏源电压；VC2L为辅助电容C2L两端电压。
由式（2）可知，QNL开关状态与VgsL有关。在QL导通阶段，VgsL＜VdsQNL，VgsQNL低于阈值电压，QNL保持关断。
由上述可知，t0～t1时刻，QL导通，三电平电路和低阻抗电路在该阶段都退出工作。
阶段2[t1,t3)，如图5所示。
QL在t1时刻开始关断；t2时刻，QL已经完全关断，此时上桥栅极驱动输出高电平，VgsQPH升高，QPH关断，钳位作用结束，VgsH从中间电平开始快速上升，上升至阈值电压Vth之前QH仍保持关断，即t3时刻，此时QH和QL均完全关断，QL体二极管对负载电流进行IL续流，QL漏源电压VdsL=0V。t3时刻之后，上管QH导通，流过QH的漏极电流IdH线性上升。
阶段3[t4,t5)，如图6所示。
QH栅源电压VgsH上升至米勒平台电压Vmiller；QPL栅源极电压VgsQPL在R1LC1L延迟电路的作用下，低于阈值电压而保持关断，此时QL栅源电压VgsL维持在栅极驱动输出低电平；QNL开关状态由式（2）可知，此时VgsQNL超过阈值电压并导通，漏源电压VdsQNL压降下降至0V左右，因此忽略QNL的导通压降，VgsQNL最后稳定至−VgsL，QNL完全导通，使低阻抗支路接入驱动电路，为米勒平台期间CgdL产生的米勒电流IgdL提供了一条低阻抗释放路径，辅助电容C2L容值的大小影响正向串扰尖峰抑制效果。
阶段4[t6,t7)，VgsH上升至栅极驱动给定高电平，输入电容Ciss充电至饱和，QH完全导通。VdsH和IdH保持不变。
QH关断阶段[t7,t13]分为四个阶段。
阶段5[t7,t8)，如图7所示。
在t7时刻，R1LC1L电路的延迟作用结束，VgsQPL超过阈值电压，QPL导通，此时QL栅源电压VgsL被VD1L−QPL串联支路钳位至中间电平，其值为
式中，VD1L为器件QL的漏源电压；VsdQPL为器件QPL导通时的源漏电压。
VgsQNL随VgsL升高而降低至阈值电压Vth以下，在t8时刻QNL完全关断，低阻抗支路从驱动电路中断开。
阶段6[t9,t10)：QH输出电容Ciss开始放电，VgsH逐渐下降至米勒平台电压Vmiller，此时VdsH和IdH保持不变。
阶段7[t10,t11)，如图8所示。
QH栅源电压VgsH下降至米勒平台电压Vmiller，CgdL产生米勒电流IgdL在VgsL造成负向串扰尖峰，此时因QL栅源电压VgsL保持在一个较高的关断负压下实现抑制，很好地避免了QL因为负向串扰尖峰而被击穿。
阶段8[t11,t13]，如图9所示。QH栅源电压VgsH继续下降直至栅极驱动给定低电平。降至阈值电压Vth时，即t12时刻，VdsH上升至母线电压Vdc，IdH线性下降；低阻抗支路和三电平电路都退出工作；肖特基二极管VD1H保证QPH在QH导通阶段被阻断，避免QPH出现不正常导通状态；QH此时因三电平电路中R1HC1H延迟作用下保持低电平稳定关断状态，QH和QL都完全关断，负载电流通过QL体二极管进行IL续流。
3、改进串扰抑制路参数设计
3.1、辅助电容C2参数设计
QL关断且VgsL未被钳位至中间电平时，低阻抗支路处于工作状态，QL的开关瞬态等效电路如图10所示。漏源极电压VdsL可以等效成一个电压源，VdsL=kt，k为漏源极电压变化率；当QH开通瞬间，VdsL上升至母线电压Vdc，此时CgdL产生米勒电流Igd，方向右正左负。
由基尔霍夫定律得
将式（4）简化为二阶微分方程得
式中，Ciss=CgsL+CgdL。由式（5）解得电容C2L因开关瞬态引起的电压变化VC2L为
式中，A=Ciss+C2L；由式（6）可知，漏源极电压变化率k越大，即器件开关速度越快，辅助电容C2L两端的电压VC2L也越大，串扰效应随之增强。在极端情况下，当VdsL从零上升至母线电压Vdc时，正向串扰电压幅值最大，即Vdc=kt，代入式（6），得到该工况下VC2L的最大幅值为VC2L_max。
为了避免开通过程中正向串扰导致器件误导通及关断过程中负向串扰导致器件负压击穿，VC2L应满足
式中，VEE为栅极驱动输出低电平；VgsLmax(−)为器件最大允许负压。在本文测试选用的半桥模块阈值电压为1.9V，允许的最大负压为−10V，栅极驱动输出低电平为−2.5V，母线电压Vdc选择600V，得出VC2L＜4.5V时满足要求，图11为辅助电容C2L取值范围。
由图11可知，当C2L＞7nF时，VC2L不超过阈值电压，串扰电压尖峰在安全范围内，C2L在100nF附近曲线变平缓，抑制效果降低；同时考虑过大的C2L对开关速度和开关损耗的影响较大，本文中C2L取值选择47nF。
3.2、延迟电路参数设计
R1LC1L延迟电路的作用时间决定了QL在关断状态下VgsL被钳位在中间电平的持续时间。
由图3可知，若R1LC1L延迟结束时间在t2～t4时刻，即VgsL在发生正向串扰之前钳位至中间电平，此时接近0V的VgsL会更容易发生误导通；若R1LC1L延迟结束时间在t10～t11时刻，即发生负向串扰之后，此时VgsL维持在栅极驱动给定低电平，将增加器件负向过电压击穿的风险。
因此由图12所示QL延迟时间可知，延迟时间应满足
式中，Trise_min为最小延迟时间，即t1时刻QL关断瞬态到t5时刻正向串扰结束；Trise_max为最大延迟时间，即t1时刻QL关断瞬态到t10时刻负向串扰发生之前。
根据式（9），R1LC1L的延迟时间被限定在QL关断后的一个安全时间窗口内，以确保在QH开关引起的串扰威胁过后，钳位功能能及时退出（即QPL可靠关断）。时间窗口的设置应远小于开关周期，在下一个开通周期到来之前，R1LC1L电路有充足的时间完成复位，QPL早已关断，从而不会对下一次的正常开通造成阻碍。
当VgsL被钳位至中间电平时，其电压约为−0.3V，而栅极驱动输出负压保持不变，此时驱动电阻RgL两端承受的电压较大，为驱动输出负压VEE与VgsL的压降差，钳位期间电阻上的损耗W可表示为
式中，tmid为中间电平钳位时间。
由式（10）可知，损耗W受钳位时间tmid、关断负压VEE以及驱动电阻RgL的共同影响。具体而言：tmid越长，R1LC1L延迟时间越短，但RgL上的损耗越大；同时，QNL在R1LC1L延迟期间保持导通，导通时间越长，其自身损耗也越大。
在文献[21]提出的三电平电路中，为了减小正向串扰的影响，将关断负压设置为−5V，由式（10）可知，较低的关断负压会显著增大驱动电阻RgL在钳位期间的损耗。为此，本文在引入QNL−C2L辅助支路实现正向串扰抑制功能的基础上，将关断负压从−5V提升至−2.5V。基于理论公式（10）计算，在假设钳位时间tmid不变的条件下，仅由于关断负压的提升，即可使驱动电阻在钳位阶段的理论损耗降低约79.2%，有效地改善了电路的整体效率。
综合考虑以上因素的影响，本文最终选取参数VEE=−2.5V，RgL=10Ω，R1L=120Ω，C1L=40nF。
4、实验结果
本节对提出的低阻抗支路和参数设计的有效性进行实际验证，选择双脉冲测试进行验证，并搭建相应的双脉冲测试平台，测试平台如图13所示。
在测试中，选择NXP（恩智浦）公司生产的型号为MGD3160AM515EKR2的驱动芯片；待测器件为Starpower公司生产的型号为1200V MD29HFC120N6HT的SiCMOSFET半桥模块；示波器是ZLG公司的带宽为500MHz的ZDS5054A，采样频率为4GSa/s；在驱动电路串扰测试中，上桥为主动管，测量栅源电压的探头为CYBERTEK公司的DP6150B高压差分探头；下桥为被动管观察串扰现象，栅源电压选择带宽为500MHz的ZP1050的电压探头测量；电流测量为CYBERTEK公司的CP9000S柔性电流探头；脉冲信号由RIGOL公司的DG812信号发生器产生。表1为测试工况。
根据图2所示串扰抑制电路，首先在PCB的设计上，应缩短驱动电阻与开关管的距离，同时采用大面积铺铜的连接方式来减少驱动回路中寄生电感参数的影响，其他主要元器件也应尽量贴近开关管。
其次是抑制电路中各无源器件参数设计。由器件数据手册得到，半桥模块承受最高正压为19V。考虑关断负压对损耗的影响，在测试中驱动电路高低电平选择电源模块QA123C-1502R3供电，输出电压为15V/−2.5V；稳压二极管VD2根据式（1）取值，考虑开关管Q导通状态VgsQPL不超过正向承受电压，选择稳压值为13V；QP型号为BSS315PH6327XTSA1，耐压值为30V；QN型号为MGSF1N03LT1G，QN的选型应考虑导通阈值电压不大于栅极驱动输出低电平，避免不能正常导通；肖特基二极管VD1的耐压值为30V。
图14为QNL与器件栅源极测试开关波形。从图14中可以看出，VgsQNL在QL关断期间且未被钳位至中间电平前为高电平，QNL导通。
为了验证提出的低阻抗支路的抑制效果和对开关性能的影响，本文对加入抑制电路前后进行了对比验证，开关频率为50kHz。首先是传统驱动电路和加入三电平驱动电路后的开关波形对比，如图15所示。
由结果可以看出，传统驱动电路正向串扰电压幅值ΔV+=7V，负向串扰电压幅值ΔV−=3V；加入三电平电路后正向串扰幅值ΔV+=6.8V，幅值变化不大，说明三电平电路对正向串扰没有抑制效果；负向串扰时VgsL被钳位至−0.4V，负向串扰尖峰仅为−1.4V，负向串扰幅值ΔV−=1V。说明三电平电路对负向串扰有较好的抑制效果。
图16为验证所提出的低阻抗支路有效性的测试结果。从测试结果可以看出，与传统驱动电路对比，加入低阻抗支路后，正向串扰幅值ΔV+下降了3V，负向串扰幅值ΔV−下降了2.2V。不同驱动电路实验结果对比见表2。
从表2实验结果对比可知，传统驱动电路正向串扰幅值ΔV+=7V，负向串扰幅值ΔV−=3V；三电平驱动电路正向串扰幅值ΔV+=6.8V，负向串扰幅值ΔV−=1V，与传统驱动电路相比，正向串扰幅值ΔV+基本无变化，负向串扰幅值ΔV−下降了66.7%；三电平驱动电路加入低阻抗支路后，正向串扰幅值ΔV+=4V，负向串扰幅值ΔV−=0.8V，与传统驱动电路相比，正向串扰幅值ΔV+下降了42.9%，负向串扰幅值ΔV−下降了73.3%。
开关速度方面，三电平驱动电路导通、关断速度与传统驱动电路相比，分别减慢了约5.8%、16.7%，对开关速度影响不大；加入低阻抗支路后导通、关断速度与未加入抑制电路相比，分别减慢了约9.2%、11%。
5、结论
本文针对三电平电路存在的两大问题展开研究：一是其对正向串扰的抑制效果较差；二是当器件以较低负压关断时，栅源极电压被钳位至中间电平后，驱动电阻会产生较大损耗，为此，本文提出一种低阻抗支路方案。首先，对所提低阻抗支路电路进行了详细的原理分析与参数设计；然后，通过实验验证了该电路的有效性：不仅能对正向、负向串扰电压实现有效抑制，还能在抑制串扰的同时，对开关速度和开关损耗的影响控制在较小范围。此外，由于低阻抗支路有效地分担了正向串扰抑制任，使得关断负压得以从−5V安全提升至−2.5V。这一改进显著地降低了驱动电阻的损耗，理论计算表明在相同钳位时间内，损耗可降低约79.2%。
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