今天这篇文章来自Infineon，研究不同栅极结构对SiC MOSFET并联应用电流不均衡的影响
介绍背景，
SiC MOSFET芯片并联使用时，会出现动态电流不均衡现象，这可能导致电流集中、局部过热，直至发生热失控。
已有研究认为，VTH漂移、转移曲线的变化，是造成动态电流不均衡的原因。
但栅极结构对SiC MOSFET并联使用的可靠性影响，鲜有研究。
基于此，本文旨在明确，哪种SiC MOSFET栅极技术（平面栅or沟槽栅）更适合硬开关并联运行。
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平面栅or沟槽栅SiC MOSFET器件示意图如上，左图为平面栅，右图为沟槽栅，相比商用沟槽栅SiC MOSFET，商用平面栅SiC MOSFET的VTH离散通常更加显著
为什么会这样？
任何MOSFET器件的VTH都取决于沟道区域有效掺杂浓度（对SiC MOSFET而言，即沟道附近的Al离子浓度）和栅氧厚度，栅氧厚度暂不考虑，只看沟道区域有效掺杂浓度，平面栅SiC MOSFET的沟道位于半导体材料表面，沟槽栅SiC MOSFET的沟道位于沟槽侧壁、半导体材料内部
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如上，我添加了白色箭头，标注沟道所在区，Infineon沟槽栅结构只有单侧沟道，因为另一侧沟槽侧壁被P型区完全覆盖，电流无法通过。
沟道位置的差异，是两种栅结构VTH离散程度不同的关键原因。
具体包括两点，
1、阱区注入的横向散射，2、平面MOS阱区注入时的SiO2阻挡层厚度波动
先说第一点
无论平面or沟槽，阱区厚度需要大于源区，以隔离源漏两极。
于是需要借助厚掩膜进行离子注入，而注入离子会在掩模边缘发生散射和横向偏转，对平面栅MOSFET而言，这带来的影响更加严重，因为Al离子会横向扩散到掩模开口的左右两侧，并向上影响到位于半导体材料表面的沟道区
由此导致的沟道有效掺杂浓度的变化量，可称之为意外掺杂。
仿真结果表明，即使掩膜角度只有±2°的变化，也会因横向散射而产生足以影响沟道有效掺杂浓度的意外掺杂，而实际生产中，掩埋角度难以控制得如此精确，意外掺杂不可避免。
再说第二点，
对平面栅MOSFET而言，沟道位于半导体材料表面，因此近表面Al离子浓度决定了VTH，通常会借助一层极薄的SiO2阻挡层进行注入，但SiO2阻挡层的厚度会上下波动，仿真结果显示，±10nm的厚度波动，便会明显影响近表面Al离子浓度，从而影响VTH。
而沟槽栅MOSFET，因其沟道位于半导体材料内部，沟槽侧壁附近的Al离子浓度由阱区浓度的整体均匀性决定，掩膜角度或近表面Al离子浓度对沟道区域有效掺杂浓度的影响甚微，换言之，沟道位置的变化→避免了意外掺杂对沟道区域有效浓度的影响→器件端VTH收敛性更佳，
大概是这样的逻辑。
接下来，对四种商用SiC MOSFET器件进行测试，量化分析栅极结构差异对VTH离散程度的影响，为进行本次研究，作者采购了数百只被测器件（DUT），确保原厂封装未拆封。
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如上，M1和M2是沟槽栅，M3和M4是平面栅，每种器件70只样品，均为247-4封装，典型电阻在60~75mΩ之间，
具体测试方式如下：
将所有器件两两配对（2400对左右），计算每对器件的两个关键失配参数，ΔVTH（i,j）：两只器件阈值电压之差的绝对值，DCTC%（i,j）：两只器件转移特性曲线平均距离系数（Distance Coefficient of Transfer Characteristic）。
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具体计算方式如上，
ΔVTH（i,j）很简单，两只器件阈值电压相减即可，DCTC%（i,j）的计算方式较麻烦，我试着解释其中逻辑，两只DUT进行转移特性曲线测试，均扫描90个点，m是扫描点的总数，本文设为90，
k是扫描点的序号，ID（i，k）和ID（j，k）分别是两只DUT在第k个扫描点读取的漏电流，
分子的含义是：对每个扫描点，计算ID（i，k）和ID（j，k）之差的绝对值，再将90个点的结果相加，
分母的含义是：对每个扫描点，计算ID（i，k）和ID（j，k）之和，再将90个点的结果相加，
分子除以分母，得到一个位于0~1之间的比值，此即“总偏差”占“总电流”的比例。
简言之，分子表示90个工作点，两只DUT电流分配的不均衡程度之和，分母表示两只DUT电流的总和，对不均衡程度进行归一化，
为什么要将两只DUT电流总和设为分母？
因为如果只有分子，不能准确比较不同规格器件的电流不均衡程度，
额定电流100A的器件，电流差几乎肯定大于额定电流10A的器件。
因此需要将两只DUT电流总和设为分母，算出相对比例，如此才能准确比较不同规格器件的电流不均衡程度。
DCTC% = 0，表示两条曲线完全重合，
DCTC%值越大，表示两条曲线的平均距离越大，即器件在导通特性上匹配得越差，
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测试结果如上，
先看（a），横轴ΔVTH，纵轴Cumulative Probability（累积概率），从左到右，依次是M1、M2、M3和M4，
累积概率是啥意思？
对M1曲线，想象一条垂直于横轴的直线，假设取ΔVTH=0.2V所在直线，这条直线与M1曲线的交点的纵坐标大约是0.75，
这意味着在70只M1样品中，有75%样品的ΔVTH小于0.2V，
此即Cumulative Probability的含义。
可以看到图中标有四个max值，分别为0.328V、0.44V、0.531V以及0.623V，依次对应M1~M4，
想象一条垂直于纵轴的直线，取累积概率=99.9%所在直线，这条直线与四条曲线的交点的横坐标，即为上述四个值，
可以看到，在统计学意义上，M1、M2两种沟槽栅器件，各组DUT之间的VTH差值更小。
即，商用沟槽栅器件的VTH一致性优于商用平面栅器件。
再看（b），
同样的道理，各位可以分别想象两条垂直于横轴和纵轴的直线，
四条曲线并不像（a）那般泾渭分明，且在中低概率区间，平面栅器件的转移曲线一致性可能优于沟槽栅器件，
但在尾部（99.9%附近），沟槽栅器件的一致性更佳。
造成这一差异的原因是DCTC%受更多因素影响（如沟道迁移率、氧化物界面态等），
沟槽栅虽然对VTH相关的工艺波动不敏感，但其他因素可能导致DCTC%分布略宽。
再看（c），
横轴ΔVTH，纵轴DCTC%，
作者将其分为5个区域，见图中的（1）~（5），
（1）：ΔVTH和DCTC%都很小，代表近似理想器件匹配，将此区域器件作为双脉冲测试基准，
（2）DCTC%中等但ΔVTH分布较宽，即跨导曲线匹配很好，但阈值电压有差异的器件配对，以此研究ΔVTH差异对动态电流不均衡的影响，
（3）ΔVTH和DCTC%都很大，代表最差情况，以此评估安全余量，
（4）ΔVTH很小但DCTC%分布较宽，以此研究跨导失配对动态电流不均衡的影响，
（5）DCTC%较小但ΔVTH分布较宽，与（2）对比，研究ΔVTH差异对动态电流不均衡的影响。
另外也可看出，沟槽栅器件分布整体更偏向原点且范围更紧凑，平面栅器件分布则更向右上角扩散。
接下来，进行双脉冲测试，
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测试条件如上，
注意平面/沟槽器件的外栅阻不同，
这是因为作者试图通过调整外栅阻，让所有样品实现尽可能一致的开关损耗，尽可能消除器件本身开关特性差异对并联失配的影响。
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M1器件，ΔEon与ΔVTH、DCTC%之间的关系如上，
注意，只有5个红点是实测数据，分别取自前述5个区域，绿点为拟合数据，
拟合的关系式在图中已标注，α和β分别代表ΔVTH和DCTC%对能量不均衡的贡献权重，97.93%代表模型拟合度，准确度较高，有此模型，任意一对M1器件，只需知道静态参数，就能预测并联时的动态失配程度。
同理，对M2、M3和M4，也可分别建立拟合模型。
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最终总结出这张图，横轴ΔEon，纵轴累积概率，M1~M4，仍然是从左到右的顺序，从标注的四个最大值看，两种平面栅器件的ΔEon最大值在30μJ左右，而沟槽栅器件的ΔEon最大值不到20μJ，
结论是：沟槽栅器件在静态参数上更优的一致性优势，被传递至动态开关性能，
并联运行时，沟槽栅器件电流不均衡和由此带来的额外损耗和热应力风险，明显低于平面栅器件。
小结：
1、相比商用沟槽栅SiC MOSFET，商用平面栅SiC MOSFET的VTH离散通常更加显著，原因是平面栅器件沟道区域有效掺杂浓度对以下两点更加敏感，
a、阱区注入的横向散射，b、平面MOS阱区注入时的SiO2阻挡层厚度波动。
2、在统计学意义上，M1、M2两种沟槽栅器件，各组DUT之间的VTH差值更小。
而在中低概率区间，平面栅器件的转移曲线一致性可能优于沟槽栅器件，但在尾部（99.9%附近），沟槽栅器件的转移曲线一致性更佳。
3、沟槽栅器件在静态参数上更优的一致性优势，被传递至动态开关性能，
并联运行时，沟槽栅器件电流不均衡和由此带来的额外损耗和热应力风险，明显低于平面栅器件。
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