摘要：
现有沿用传统Si器件TO-247-3封装的分立式SiC MOSFET器件受限于键合线和平面换流回路，封装寄生电感偏大，增大器件高频工况下的开关损耗。对此，该文提出一种去键合线、具有垂直换流回路的低寄生电感分立式SiC MOSFET器件压接封装方法。首先，基于封装结构，评估现有TO-247-3分立式SiC MOSFET器件封装寄生电感的分布特性；其次，针对小尺寸SiC MOSFET芯片，设计具有U型栅极顶针和垂直换流回路的分立式压接封装结构，并利用磁场相消原理进一步降低功率回路寄生电感；再次，利用Pspice软件对SiC MOSFET器件开关行为建模，对比分析分立式压接封装与TO封装下SiC MOSFET器件的开关特性。最后，搭建电感钳位双脉冲测试平台进行实验验证。仿真和实验结果表明，在相同电流等级下，采用分立式压接封装结构的SiC MOSFET器件具有更低的封装磁场分布和更低的寄生电感，可以显著提升器件开关速度并降低开关损耗。
引言
SiC MOSFET器件凭借高功率密度和极快的开关速度等优势，在分布式发电、电动汽车及轨道交通等高频、大功率新型电力系统上具有巨大应用前景。然而，SiC MOSFET器件对封装寄生电感十分敏感，过大的封装寄生电感会引起开关过程中的电压电流过冲和振荡，增大开关时间，对器件的高频开关特性影响严重。因此，研究低寄生电感的SiC MOSFET器件封装结构，对降低SiC MOSFET器件开关损耗，提升器件高频开关特性具有重要意义。
目前，工业生产中SiC MOSFET器件仍主要沿用传统Si器件的焊接封装形式，以最常见的TO-247-3分立式SiC MOSFET器件为例，芯片背面的漏极通过锡膏与金属框架相连，芯片正面的栅极和源极通过铝线键合工艺连接到相应引脚，最后对上表面进行塑封处理完成器件定型。该封装结构简单、工艺成熟，是目前厂商的主流封装方式，但该封装中采用的金属键合线以及平面换流回路的芯片布局导致其换流回路较长，并引入较大的封装寄生电感，大约为20~30nH，增大高频工况下SiC MOSFET器件的开关损耗。压接封装结构具有垂直换流回路、无键合线的优点，可以极大缩短换流路径，降低封装寄生电感，更有利于发挥SiC MOSFET器件的高频开关特性。但现有的压接封装结构主要针对SiIGBT器件，由于SiC MOSFET芯片表面可接触面积不到IGBT芯片的1/6，栅极可接触面积不到IGBT芯片的1/3，SiC MOSFET芯片较小的尺寸增加了压接封装的复杂性，现有压接封装结构难以直接套用。
在适用于SiC MOSFET器件的压接封装方法研究方面，将镀金铍铜线绞合成的弹性压针(FuzzButton)嵌入到比其长度略薄的低温共烧陶瓷(LTCC)层的定位孔中，并将整体作为中介层压在SiC芯片上表面实现电气连接，利用外部夹具实现芯片表面压力接触，其功率回路寄生电感仅为4.3nH。通过结合芯片堆叠技术和压接技术，将SiC MOSFET芯片嵌入铜母排中，以减小封装寄生电感，母排之间采用聚对苯二甲酸(PEK)进行绝缘，并在芯片四周使用聚醚醚酮(PEEK)的螺柱实现压力均匀分布，其功率回路寄生电感为8.7nH。以上2种封装结构复杂，对加工工艺及封装材料要求较高，不适用于分立式SiC MOSFET器件，且封装中采用的FuzzButton栅极顶针弹性不足，难以保证芯片栅极良好的电气连接。因此，亟待研究便于实际生产、结构简单的分立式压接型SiC MOSFET器件。基于此，本文提出一种适用于分立式SiC MOSFET器件的压接封装方法，通过优化封装寄生电感，提升分立式SiC MOSFET器件的高频开关特性。首先，基于现有TO-247-3封装结构和尺寸，利用AnsysQ3D有限元方法研究高频工况下现有分立式SiC MOSFET器件封装寄生电感的分布特性。其次，针对小尺寸SiC MOSFET芯片，设计分立式压接封装结构，其中，设计U型栅极顶针实现芯片栅极的电气连接，并降低驱动回路寄生电感，利用磁场相消原理设计垂直换流回路，进一步降低功率回路寄生电感。接着，基于封装等效寄生电感提取结果，利用Pspice评估分立式压接型SiC MOSFET器件的瞬态开关特性，并与TO封装器件进行比较。最后，通过双脉冲实验进行验证。仿真和实验结果表明，在相同电流等级下，采用分立式压接封装的SiC MOSFET器件封装磁场分布以及封装寄生电感均明显低于TO封装，导致其具有更快的开关速度和更低的开关损耗，证明压接封装结构更有利于发挥分立式SiC MOSFET器件的高频开关特性。
所设计分立式SiCMOSFET器件压接封装结构各部分实物如图10所示，样品如图11所示。分立式压接封装结构与T0-247-3封装的三维尺寸对比如表3所示。
2.2寄生电感优化验证
2.2.1封装磁路模拟
分立式压接型SiCMOSFET器件正常工作时，封装中相邻导体在磁场影响下，导体之间的耦合电
考虑到器件建模的准确性与实验中PCB板、电源线等电路寄生参数的影响，实验中开关波形振荡较仿真结果略大，但整体波形与开关损耗计算结果与仿真结果较为接近，进一步说明寄生参数提取以及开关特性仿真可以用于评估SiCMOSFET器件在不同封装结构下的开关特性。
5、结论
现有TO-247-3封装分立式SiCMOSFET器件存在较大的封装寄生电感，增大器件高频工况下的开关损耗，影响器件开关特性。对此，本文评估TO-247-3封装结构对封装寄生电感分布的影响，并提出一种基于封装寄生电感优化的分立式SiCMOSFET器件压接封装方法。通过仿真和实验对比了所设计低寄生电感分立式压接封装结构和现有TO封装结构对SiCMOSFET器件高频开关特性的影响，得到结论如下：
1、T0-247-3封装采用的栅极键合线和源极键合线引入较长的平面换流回路，造成器件内部存在较大的栅极和源极寄生电感，影响器件高频开关特性。
2、所设计分立式压接封装结构取消键合线，采用U型栅极顶针实现芯片栅极的电气连接，并利用磁场相消原理改变传统平面换流回路为垂直换流回路，在10MHz开关瞬态等效频率下由封装引入驱动回路部分和功率回路部分的寄生电感较TO-247-3封装分别下降约48.3%和56.9%。
3、相较于T0-247-3封装器件，采用分立式压接封装结构的SiCMOSFET器件具有更低的开关延时和更快的开关速度，在50A电流等级下可降低约42.3%的开关损耗。
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