SiC MOSFET之全面介绍

今天这篇从材料、器件两方面，聊聊SiC MOSFET的来龙去脉，以及各种改进结构

（1）宽禁带半导体材料优势：

Wide Bandgap Semiconductor（WBG），宽禁带半导体，典型代表包括SiC和GaN，

相比Si，WBG材料具备更高的临界击穿场强和更高的热导率，材料优势使其能够实现更高耐压、更低导通电阻。

采用宽禁带半导体材料的动机，源于一个公式，

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理想比导通电阻的计算公式如上，R_on,sp为比导通电阻，计算方式是R_don×Area，前者为导通电阻，后者为有源区面积，这一点从单位也能看出（mΩ·cm²），如此计算，是为了方便对比不同面积管芯的过流能力。

第二项，W_D为漂移区厚度，N_D为漂移区掺杂浓度，μ_n为电子迁移率，q为电荷量

第三项，BV为击穿电压，ϵ_s为半导体材料介电常数，E_C为临界击穿场强。

稍作变形，得到下式，

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Baliga优值(BFOM，Baliga’s figure-of-merit)，用于表征功率器件品质因数，

我们希望BV尽可能大，R_on,sp尽可能小，

于是推出，BFOM值越大越好。

而从第二项可以看到，BFOM值与E_C强相关，因此为获得更大的BFOM值，我们需要采用更大E_C的半导体材料，而E_C随着E_g（禁带宽度）的增大而增大，于是学者将目光转向宽禁带半导体材料。

非常简单清晰的逻辑。

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这张图，用于对比不同材料的BFOM值上限，横轴是E_C，注意单位是V/cm，纵轴是比导通电阻，四条直线代表不同的材料迁移率，四个粗点代表真实存在的四种半导体材料所在位置。

对比Si和SiC，

前者在左上角，E_C约0.3MV/cm，后者在右下角，E_C约3MV/cm，相差10倍，再看纵轴，两者对应的R_on,sp，相差3个数量级（1000倍），从R_on,sp的计算公式，看得非常清晰，E_C的三次方为分母，因此10倍的E_C差距，导致1000倍的R_on,sp差距。

这正是SiC、GaN等宽禁带半导体材料的核心优势。

也许你注意到BFOM公式还有μ_n，电子迁移率，商用SiC MOSFET的沟道迁移率在20cm²/V·s左右，这是因为SiC/SiO₂界面缺陷密度太高，栅氧工艺短时间难以明显优化，而商用Si MOSFET的沟道迁移率可做到500cm²/V·s左右，这带来了25倍的差距。

但BFOM与E_C的三次方成正比，因此抵消迁移率劣势后，E_C的优势，仍然能带来R_on,sp的显著降低。

倘若两种材料的E_C相差不大，那么迁移率便成BFOM高低的决定因素。

Si的E_C约0.3MV/cm，GaAs（砷化镓）的E_C约0.4MV/cm，相差1.3倍，即便三次方后，对BFOM的提升也不到2.4倍。

再看μ_n，Si的体迁移率1400cm²/V·s，GaAs的体迁移率8500cm²/V·s，μ_n的优势，叠加E_C的微弱优势，预测GaAs器件的R_on,sp可以降低一个数量级。

1980年代，GE（通用电气）率先开发出GaAs器件，这也是首批宽禁带半导体器件（国内将GaAs称为第二代半导体材料）。

说回SiC，最初，SiC材料的研究目标为航空航天、国防和高温应用，

人们在1990年代投入大量资金，致力于制备直径更大、微管密度更低的SiC晶圆，1992年，Baliga等人报道，首款高压（400 V）6H-SiC肖特基整流器（SBD）问世，导通压降仅为1.1 V，且与Si PIN整流器相比，无反向恢复电流。

1994年，Baliga等人以BFOM为指标，量化了SiC器件的优势，预测相比Si器件，其可以将R_on,sp降低3个数量级，当然，那时的学者并不能预测30年后，SiC器件的沟道迁移率问题尚未得到有效解决。

1997年，Baliga等人报道，6H-SiC ACCUFET（Accumulation-mode FET，积累型MOSFET）问世，这是SiC材料制备的首款功率MOSFET。

1998年，Baliga等人报道，用4H-SiC、6H-SiC材料，分别制备ACCUFET，进行对比。这是4H-SiC材料制备的首款功率MOSFET。

这些早期的概念验证，激发了全球范围对SiC功率器件的研发，美国、日本和欧洲等地相继开展相关研究。

（2）平面型SiC MOSFET：

理解宽禁带半导体优势由来后，将目光聚焦SiC MOSFET，先说平面型SiC MOSFET（SiC planar MOSFET），这是目前商用SiC MOSFET的主流类型，具体介绍SiC MOSFET之前，我想先聊聊“平面型”，

不知各位可曾思考，到底何为“平面型”？

这要从大名鼎鼎的仙童半导体说起，1958年6月，戈登·摩尔（提出摩尔定律的那位）带领的小组，率先开发出硅基商用NPN晶体管，业界震惊，

订单源源不断，仙童公司的前景一片光明。

但在1958年行将结束之际，高层察觉到阴霾正在逼近——越来越多的客户投诉仙童的硅晶体管不稳定。

代号“UFO”的小组成立，在摩尔的带领下，调查原因。

工程师发现，只要轻轻敲击外壳，晶体管就可能失效，

解剖后发现，原来是金属壳内壁的金属屑掉落到PN结上，引发短路。

初步解决方案，是改善产线洁净度，减少颗粒，但效果甚微。

仅从生产的角度，很难解决这个问题。

也许要从器件结构入手。

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琼·霍尼解决了这一问题，他的方案，正是今日我们早已习惯的平面晶体管（planar transistor）。

左图为仙童此前采用的平顶晶体管（mesa transistor），右图为霍尼提出的平面晶体管。

自上而下，依次为发射极、基极和集电极。

两者的核心差异，在于半导体材料的完整性，平顶晶体管，就像一座火山，顶部窄而底部宽，类似“凸”字造型，而平面晶体管，是一块方方正正的半导体材料，表面覆盖一层二氧化硅薄膜。

平顶晶体管的全称，应为硅双扩散台面晶体管（Double-Diffused Silicon Mesa Transistor），

大概工艺流程是：

1）准备一片轻掺杂N型硅片，作为晶体管的集电区（Collector），

2）进行第一次扩散，形成P型基区，

3）进行第二次扩散，形成N型发射区，

4）进行台面腐蚀，将掩膜置于台面之上，用腐蚀液去除未被保护区域的Si材料，深度超过P型基区，形成左图模样。

为什么要进行台面腐蚀？

因为腐蚀形成的“空洞”，可将诸多台面隔绝，切断基区、发射区之间的连续连接，

由此，每个台面成为一个独立的晶体管结构，只不过千百个晶体管共享一块衬底。

然而平顶晶体管的问题在于，发射结和集电结的侧壁裸露于空气中，容易吸附颗粒，降低器件可靠性。

这是器件结构的固有缺陷，难以通过生产管控降低。

而霍尼的想法，是将这座火山彻底压扁，让顶部较窄的平台，陷入山脚。

如果从俯视视角观察，该结构是一个同心圆，从内到外，依次是发射极、基极和集电极。

完成扩散后，于半导体材料表面覆盖一层SiO₂薄膜，不让PN结与外界颗粒直接接触。

如此，便从器件结构的角度，彻底解决了PN结裸露带来的可靠性问题。

1959年3月，第一只平面晶体管被制造，经测试，可靠性远胜平顶晶体管，客户对此非常满意。

然而不知各位是否意识到，当年的平顶晶体管，与沟槽型功率MOSFET，是不是结构神似？后者在两侧的“空洞”中，填有栅介质和栅极材料而已。

将历史发展与如今器件相映证，别有一番趣味。

说回SiC planar MOSFET，

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如上，SiC Planar MOSFET基本结构，

对Si VDMOS（Vertical Double-diffused MOSFET，垂直双扩散MOSFET）而言，核心工艺是——通过高温热扩散形成P-body和N+源区（双扩散），从而精确控制沟道长度。

但SiC器件无法沿用扩散工艺，原因是常用杂质在SiC材料中的扩散系数极低，换言之，欲实现类似的扩散深度，所需的温度远高于栅极材料多晶硅所能承受的温度。

解决方案，是离子注入工艺。

通过某些方式，使P-base和N⁺源区的注入掩膜边缘分离，以此定义沟道长度。

从这里也能看到两种称呼的区别，

SiC平面MOSFET，是目前业界的通用叫法，与沟槽MOSFET区分，强调技术路线的不同。

而更加学术的叫法，应该是SiC VDMOS，

但也有问题，因为SiC器件虽然也是垂直型器件（GS在正面，D在背面），但并未像Si器件那样，采用两次扩散工艺，

V则V矣，D则名不副实。

不过一般也不会细究，知道此间差异即可。

1997年，离子注入工艺首次被证明可用于制备SiC MOSFET，

当时使用的是6H-SiC材料，且制备的是积累型器件（Accumulation-mode），

啥叫积累型器件？

看上面那张图，标注“Base”的区域，是沟道区，

正向导通状态下，那块区域的半导体材料表面，即为沟道。

目前的商用SiC MOSFET产品，都是反型器件，

即，Base区是P型掺杂，正向导通状态下，通过栅压的变化，促使Base区表面载流子类型反转，变成N型，以建立电流路径。

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但三十年前，业界刚开始研究SiC MOSFET时，多从积累型器件入手，

即，Base区是N型轻掺杂，如上，可以看到，gate和栅氧下方区域是N-，而非P-base，N-下方有一横向延伸的P区，通过调整N-区、P区参数，确保栅压为0时，N-区完全耗尽，以实现常关功能，栅压为正，在N-区表面形成积累型沟道（N-区中电子为多子），从而连接源漏。

为什么先研究积累型器件？

因为90年代，SiC/SiO₂界面的质量太差，反型层沟道迁移率极低（只有几cm²/V·s），器件导通电阻极大，以至于失去SiC材料的优势。

于是采用积累型器件，可获得更高的沟道迁移率。

但积累型器件的问题有二，

1）P区对栅氧的保护效果较差，栅氧可靠性存疑，

2）为实现常关功能，对工艺精度要求较高，V_th不够稳定。

这里要提及SiC器件的另一特点——栅氧可靠性问题。

看第一张图，有一P+ shield区，这是SiC平面MOS的独特之处——它不能简单复制Si VDMOS的结构设计。

为什么会这样？

关键，还是两种材料的临界击穿场强差异。

SiC材料的临界击穿场强，大概是Si的10倍，

第一部分提到，这10倍的E_C差距，带来1000倍的R_on,sp降低，

但凡事都有利弊，10倍EC带来的负面影响，是栅氧可靠性问题。

Si MOSFET，氧化层（SiO₂）在阻断状态下的稳定性通常足够优异。

SiC MOSFET，氧化层（SiO₂）在阻断状态下的稳定性较差，因为SiO₂需要承受更高的电场强度，从而引发局部击穿或缺陷。

也就是说，在Si功率器件中，随着电场强度的提升，最先击穿的一般是Si材料，而不是SiO₂。

因此不需要额外关注SiO₂的稳定性。

但在SiC功率器件中，随着电场强度的提升，最先击穿的，很可能是SiO₂，

所以需要额外关注SiO₂的稳定性。

这正是P+ Shield区的一大作用，P+ Shield区的另一关键作用，是防止P区发生穿通（Punch-Through），简言之，高压下，如果P区浓度太低，或厚度不足，耗尽区会完全贯穿P区，击穿电压大幅降低。

再说SiC Planar MOSFET的导通电阻成分

主要包括欧姆接触电阻、沟道电阻、积累区电阻、JFET电阻、漂移区电阻和衬底电阻，

先说N⁺欧姆接触电阻，

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这张图强调了N⁺欧姆接触电阻的重要性。

建立1200V SiC MOSFET模型，元胞尺寸2.8μm，沟道长度0.5μm，欧姆接触宽度1.5μm，漂移区浓度8e15 cm⁻³，厚度10 μm，

沟道迁移率调至16 cm²/V·s，栅氧厚度50 nm，

该模型下，器件BV为1650V，V_th为2.5V，

350μm厚、电阻率0.02 mΩ·cm的N⁺衬底对总电阻的贡献为0.7 mΩ·cm²，

通过改变JFET宽度，可优化器件总电阻。

三条曲线，代表三种N⁺接触电阻下，器件总电阻的差异，

随着N⁺接触电阻从0.01 mΩ·cm²升至0.8 mΩ·cm²，器件的最优R_on,sp从2.8 mΩ·cm²增至7.1 mΩ·cm²，恶化明显。

且，根据N⁺接触电阻的不同，器件最优电阻对应的最佳JFET宽度也有所差异（三个星号对应的横坐标）。

0.01 mΩ·cm²的N⁺接触电阻，可通过1000°C高温欧姆退火实现，

而0.8 mΩ·cm²的N⁺接触电阻，出现在900°C欧姆退火后。

再说沟道电阻和漂移区电阻，

提一个问题，SiC MOSFET导通电阻的温度系数，在不同结构设计、不同工作条件下，到底如何变化？

有两个变量，结构设计or工作条件，

前者，决定沟道电阻和漂移区电阻的占比，

这两部分电阻是SiC MOSFET导通电阻的主要成分，且二者的温度系数有明显区别。

漂移区电阻，由体迁移率决定，呈现正温度系数，

沟道电阻，由表面迁移率决定，由于SiC/SiO₂界面的复杂性，温度系数较复杂，在不同温度范围内，变化规律不同。

不细究机理，只需要知道，目前关心的应用范围内，沟道电阻呈负温度系数，就足矣。

器件整体电阻的温度系数，由二者占比多少决定。

比如，相比平面MOSFET，沟槽MOSFET的沟道电阻更低，占比更小，因此器件的正温度系数，一般会大些。

再比如，超结结构，大幅降低漂移区电阻，使得器件的正温度系数显著降低。

就像之前这篇，36μm的外延层，因为采用超结结构，温度系数只有2.6，

文献解读——5.1kV SiC超结MOSFET

另一影响因素，是工作条件，

观察各家的产品规格书，会发现，V_GS明显低于推荐电压18V时（比如10V左右），器件电阻呈现负温度系数，

换言之，在这时，随着温度的提升，器件电阻降低。

从沟道电阻和漂移区电阻的占比角度，便能理解这现象。

V_GS太小，沟道并未完全开启，沟道电阻占比更大，

沟道电阻的负温度系数占据主导作用，使得器件整体呈现负温度系数。

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这张图，是650V SiC MOSFET、Si MOSFET以及Si IGBT归一化电阻的温度特性，

以0℃到150℃为例，可以看到，Si MOSFET的电阻变化情况最明显，正温度系数最大，

为什么相比Si MOSFET，SiC MOSFET的正温度系数更小？

因为SiC MOSFET的总导通电阻中，沟道电阻占比相对较大，而沟道电阻的负温度系数，使得器件整体的正温度系数有所降低。

为什么相比Si MOSFET，Si IGBT的正温度系数更小？

因为IGBT的电导调制效应，大幅降低漂移区电阻，高温下此效应仍然有效，降低器件整体的正温度系数。

即便是同一种器件，根据耐压级别的不同，温度系数也会有所差异。

以SiC MOSFET为例，

650V产品，漂移区电阻占比最小，正温度系数最小，

1200V产品，漂移区电阻占比上升，正温度系数变大（一般1.6~2.0），

1700V以上，正温度系数更大。

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这张图，给出SiC Planar MOSFET总电阻、各成分电阻随BV的变化关系，星号表示2014年最先进的SiC MOSFET技术。

沟道电阻、衬底电阻不随BV的变化而变化，原因很简单，BV的提升主要凭借外延层厚度的增大，这与沟道设计、衬底参数基本无关。

漂移区电阻与BV，基本呈线性关系，同样是因为漂移区电阻随外延层厚度增大而增大。

漂移区电阻和沟道电阻的交汇点（红线和紫线），大概在1.7kV，

在此之前，沟道电阻占比更大，

在此之后，漂移区电阻开始反超。

换言之，1.7kV以下的中低压器件，欲降低电阻，设计要点在沟道、衬底，

1.7kV以上的高压器件，欲降低电阻，设计要点转向漂移区。

（3）沟槽型SiC MOSFET：

聊完平面型SiC MOSFET，再说沟槽型SiC MOSFET，

包括五种改进结构，

槽底屏蔽区结构、双沟槽结构、不对称屏蔽区结构、加厚栅介质结构以及两侧屏蔽区结构。

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先回顾平面型SiC MOSFET结构，如上，绿色的栅极（导体）被黄色的栅介质（绝缘体）包裹，位于红色or蓝色的半导体材料之上，栅极区域，半导体材料表面平整，此即平面型。

1990年代，为进一步降低导通电阻，功率半导体行业从Si平面栅功率MOSFET过渡到Si沟槽栅MOSFET。

最初，业界试图直接复制Si沟槽栅MOSFET结构，以制造沟槽型SiC MOSFET，

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器件结构如上，

棕色的栅极（导体）被黄色的栅介质（绝缘体）包裹，二者位于红色or蓝色的半导体材料之间，换言之，在半导体表面，隔一段距离挖一个沟槽，向其中填充栅介质和栅极材料，此即沟槽栅结构。

当时SiC材料的离子注入工艺尚不成熟，因此采用外延工艺制备P-base和N+源区，

这种结构并不适用于SiC材料，原因有二，

1、关断状态下，栅介质承受的电场强度太大，使器件提前击穿。

原因前文已经提到，本质上是SiC材料的临界击穿场强远高于Si的副作用，另外在沟槽型SiC MOSFET中，由于栅介质位于沟槽底部，深入半导体材料之中，相比位于半导体材料表面的平面型SiC MOSFET的栅介质，前者会承受更高电场，更容易提前击穿。

2、关断状态下，P-base区上下耗尽区贯通，使其发生穿通击穿，为解决此问题需采用厚度较大的P-base，但这样又会使沟道电阻骤增。

沟槽型SiC MOSFET的设计关键，就是通过合适位置、合适参数的屏蔽区，分担栅介质电场，确保器件可靠性，同时不至于明显影响电流密度。

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第一种改进结构如上，1995年提出，

在沟槽下方设置P屏蔽区，关断状态下利用P屏蔽区与N漂移区形成的PN结，分担电场，以降低栅介质承受场强。

P屏蔽区会增大导通电阻，因此在其两侧设置JFET区，高浓度N型掺杂，确保足够的电流密度。

P-base左侧的P⁺区用于防止P阱穿通。

后来三菱等公司对这种结构有诸多研究，它的最大问题在于，槽底的P屏蔽区如何与源极短接？

只能在器件纵深方向通过版图与源极短接 ，但会导致短路能力等一系列问题，目前量产沟槽型SiC MOSFET的公司，很少采用这种路线。

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第二种改进结构如上，2011年由ROHM提出，是为DT-MOS，

在源极区域和栅极区域同时刻槽，形成双沟槽结构，对源槽的侧壁及底部进行注入，形成P屏蔽区，以此保护栅介质。

这张图源槽和栅槽同样深，这是ROHM第三代SiC MOSFET产品的设计，

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在第四代产品中，源槽深度远大于栅槽，以提供更优异的保护效果。

亦有研究证明，如此设计可以显著提升器件的UIS能力。

文献解读——四种商用SiC MOSFET器件UIS能力对比

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第三种改进结构如上，2017年由Infineon提出，是为AT-MOS，

特点是：牺牲一半导电沟道，对栅沟槽一侧及部分底部进行离子注入，形成呈半包状的屏蔽区，以保护栅介质。

为弥补电流密度的损失，将导电沟道做在（11-20）晶面，该晶面是已知迁移率最高的4H-SiC晶面，因此AT-MOS的电流密度并未呈现劣势。

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第四种改进结构如上，2013年由丰田提出，

特点是：将沟槽底部的栅介质做厚，以提升其抗击穿能力，同时可以降低栅漏电容，提升开关特性。

原报道证明，加厚底部栅介质对导通电阻的影响很微弱，仅增加2%，而E_ox降低36%，Q_gd降低38%，

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这张图，是ROHM SCT4045DEC11产品的栅槽TEM图像，右图分辨率更高，

可以看到，沟槽底部的SiO₂层，厚于沟槽侧壁的SiO₂层，

不知道ROHM采用的工艺，是否与丰田当年开发的厚介质工艺有关？

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另一种重要结构如上，2016年的报道，来自AIST，

沟槽两侧通过MeV级离子注入，形成较深的Buried P区，以保护栅介质。

这张图中，沟槽底部也设有P区，但为电流密度考虑，很多研究机构不在槽底设P区，只在两侧设计Buried P区，

博世等公司对此结构做过大量研究，商用产品亦采用此路线。

（4）SiC MOSFET高频优化方案：

聊完常规结构MOSFET，再将目光转向高频领域，

即，SiC MOSFET在改善高频品质因数（HF-FOM）领域取得的进展。

何为HF-FOM？这参数为何重要？

先解释这个逻辑。

对SiC MOSFET而言，比导通电阻R_on,sp是最常见的参数，因其可以对比不同面积芯片的过流能力，

然而R_on,sp并非唯一重要的参数。

SiC MOSFET旨在替代Si IGBT，用于电机驱动逆变器、光伏发电逆变器等场景，

相比Si IGBT，SiC MOSFET的一大优势在于更快的关断速度，这源自其单极型器件的固有特性，

但问题在于，SiC MOSFET的成本至少是同等额定值Si IGBT的3倍（2023年数据，2025年据说已有低于Si IGBT价格的SiC MOSFET），

但这种成本劣势可以在系统层面得到缓解，原因是SiC MOSFET逆变器工作频率远高于Si IGBT逆变器，而更高的工作频率可减小滤波器等元件尺寸，进而降低系统成本，

如此，SiC MOSFET器件层级的成本劣势在系统层级被抵消。

因此结论简单清晰——我们需要保持SiC MOSFET在开关特性上的优势，使其工作在更高频率下，具备更低的开关损耗。

这就需要关注动态参数。

开通、关断过程中产生的能量损耗，很大一部分与漏压转换时间相关，而这时间由栅漏电容C_gd（应用层级称之为C_rss）、栅漏电荷Q_gd决定，

减小这两个参数，对提升开关能力至关重要。

于是采用高频品质因数HF-FOM评判器件动静态整体性能，HF-FOM定义为：比导通电阻×栅漏电荷（R_on,sp×Q_gd），

R_on,sp代表静态功耗，Q_gd代表动态功耗，

HF-FOM越低，器件整体功耗越低。

接下来，介绍几种优化HF-FOM的方案，包括SG-MOS、BG-MOS和八角元胞，

先说SG-MOS（Split-Gate MOSFET，分裂栅MOSFET），

所谓SG-MOS，顾名思义，就是将JFET区上方的栅极多晶硅分为两部分，

如此设计有何优势？

此前曾经提过，SG-MOS的一种效果，是使JFET区正上方的栅氧厚度明显增大，该结构被用于Si MOSFET，以减轻单粒子效应导致的栅氧损伤，

抗辐照分裂栅SiC MOSFET制备

而SG-MOS更重要的优势，是提升动态特性，

即，通过减小栅漏交叠面积，降低C_gd，进而降低Q_gd，

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器件结构如上，这是半元胞结构图，

常规平面型MOSFET，栅极会完全覆盖JFET区域，

但在SG-MOS中，栅极一分为二，图中展示的左侧栅极与JFET区的重叠距离为XO，这参数对器件C_gd有重要影响，

X_O越小，栅漏交叠面积越小，C_gd越小，

但如果X_O太小，会使导通电阻明显增大，因为栅极越过沟道的距离太短，从沟道流入JFET区的电阻会明显增大。

尽管如此，随着X_O的减小，HF-FOM单调递减，这归因于Q_gd的降幅超过了R_on,sp的增幅。

X_O=0.3μm的1200V SiC SG-MOS已被报道，阻断特性、转移特性以及R_on,sp均与常规器件相同，Q_gd降低2.4倍，因此HF-FOM亦降低2.4倍。

650V、15kV和23kV SiC SG-MOS也已被报道，HF-FOM俱得到明显优化。

再说BG-MOS（Buffered-Gate MOSFET，缓冲栅MOSFET），

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器件结构如上，

BG-MOS的特点，是P⁺屏蔽区延伸至栅极边缘之外，屏蔽电场作用进一步增强，

这当然会增大电阻，因此需要在JFET区顶部设置N⁺JFET区，以确保电流密度不受明显损失。

另外，P⁺屏蔽区延伸至栅极之外也有助于减小C_gd，因为P⁺屏蔽区与源极短接，相当于减小了栅漏交叠面积。

缓冲距离X_B是BG-MOS需要优化的参数，

已有报道证明，1.2 kV SiC BG-MOS，X_B= 0.3μm时，Q_gd降低5.8倍，R_on,sp增加1.45倍，HF-FOM降低4倍。