摘 要 ：高共模抑制比(common-mode rejection ratio，CMRR)的浮动测量对功率变换系统的性能评估日益重要。以SiCMOSFET为代表的宽禁带功率器件具有更快的开关速度，其引入的高共模电压变化率给功率变换器的电压测量带来了严峻挑战。然而，由于差分探头的对称性缺陷与光隔离探头的成本及温度漂移问题，现有商用探头难以满足强扰动工况下高CMRR和低成本的应用需求。文中围绕隔离探头的共模扰动机制、CMRR影响因素和高CMRR设计方案等方面展开研究。通过对隔离探头共模增益的理论推导，分析接地寄生电容、信号路径阻抗等电路参数对CMRR的影响规律；在此基础上，从共模电流衰减和差共模路径分流的设计思路出发，提出基于三同轴线缆结构的扰动抑制方案，并通过仿真验证其有效性；最后，基于射频Balun或数字隔离+FPGA的方式，提出配置三同轴尖端线缆的隔离电压探头，并进行频域和时域实验验证。实验结果表明：所提探头模拟带宽为228 MHz、灵敏度误差在81 MHz 内保持3%以下；CMRR达78 dB@1 MHz、65 dB@10 MHz。与商用差分探头相比，该隔离探头具有更高的共模抑制性能；与商用光隔离探头相比，其具有更低的成本优势。
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