这篇文章来自平湖实验室，主要内容是20kV SiC MOSFET制备 ，
先介绍背景，
高压SiC MOSFET器件（＞6.5kV）的耐压能力远超商用硅基器件，完美适配固态变压器、高压直流输电、电网基础设施等中高压应用场景，
20kV SiC MOSFET几乎未见报道，主要原因有二：
1、 超厚（180μm）、超低掺杂（2e14cm-3） 的高质量SiC外延层生长难度大，厚膜外延会引发严重的晶圆翘曲问题。
2、超高压SiC MOSFET终端设计难度大 。
基于此，本文在8英寸SiC MOSFET平台上制备20kV SiC MOSFET，
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器件结构如上，
紫色区域是P区，黄红区域是N区，
白色箭头指向是Al离子的纵向散射区域 ，仔细看，这里的紫色偏浅，表明此处的Al离子浓度比上方更低，
可以看到，N-CSL区横插一脚，深入P阱腹部，将其分为上下两段，
这是设计希望达到的效果—— 利用N离子注入，抵消Al离子的横向散射，使实际JFET区宽度增大，JFET电阻降低 。
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所制备的器件剖面如上，
元胞间距7μm，栅氧厚度50nm，JFET区设计宽度3μm，
Al离子的纵向散射同样非常明显，我用红圈圈出了这块区域，
为什么纵向散射如此明显？
本质上是因为N外延层背景浓度太低，导致Al离子横、纵向散射都非常严重 ，
因此N-CSL需仔细设计，避免Al离子横向散射导致JFET区电阻骤增。
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终端区SEM剖面如上，
采用场限环终端， 终端长度1.32mm，共计214只浮空场限环 ，
这张图也给出了N外延层的全景，厚度182μm，浓度2e14cm-3，
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终端电场分布如上，可实现基本均匀的电场分布，
无论仿真、实测，BV均大于23kV。
接下来，进行器件制备，
20kV SiC MOSFET制备工艺与1.2kV SiC MOSFET制备工艺兼容 ，但材料端需解决厚外延导致的晶圆翘曲问题。
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晶圆及管芯如上，8英寸晶圆，
管芯尺寸1cm×1cm，有源区面积0.47cm2，
接下来，进行电性能测试，
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阻断曲线如左图，转移曲线如右图，
先看阻断，
VDS=20kV、VGS=0V时，漏电仅0.2μA，
若以IDS=40μA为判据，BV达23.1kV，据作者所知， 这是目前已见报道的最高击穿电压SiC MOSFET， 小北也未见过更高耐压报道。
再看转移，
随着温度升高，Vth逐渐降低， 从25℃到200℃，Vth由2.6V降至1.7V。
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输出曲线如左图，第三象限IV曲线如右图，
先看输出，
图中已经标注，25℃下的比导通电阻为489mΩ·cm2，175℃下的比导通电阻为1645mΩ·cm2，电阻温度系数3.36，
这种超高压器件，漂移区电阻占总电阻的比例极大，因此电阻温度系数远高于主流的1.2kV器件。
再看第三象限IV，包括VGS=0V、VGS=-5V两种条件，
最大特征是——0V、-5V条件下，反向导通特性随温度的变化趋势完全相反 ，
0V下，随着温度的升高，曲线左移，VF逐渐增大，
-5V下，随着温度的升高，曲线右移，VF逐渐减小，
为什么会这样？
因为导通机制不同。
0V下，沟道未完全关死，导通机制为 准单极导通 ，即， 沟道电流+体二极管电流 ，
随着温度升高，沟道迁移率降低，VF因之增大。
-5V下，沟道关死，导通机制为 全双极导通 ，即， 体二极管电流 ，
随着温度升高，少子寿命增加，电导调制效应增强，注入的少子显著降低漂移区电阻，使VF降低。
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Rdon、Vth的map图如上，
由于芯片面积很大，一片晶圆上仅有64只器件，
其中24只在击穿电压筛选中失效 ，作者分析这是外延缺陷影响所致。
Rdon和Vth的波动均与外延材料有关，包括浓度一致性、翘曲度对注入的影响等，
欲改善20kV SiC MOSFET晶圆内参数一致性， 提升外延参数一致性、降低晶圆翘曲是关键 。
小结：
1、制备20kV SiC MOSFET，元胞间距7μm，栅氧厚度50nm，JFET区设计宽度3μm， 终端长度1.32mm，共计214只浮空场限环 ，
N外延层厚度182μm，浓度2e14cm-3，
2、器件BV达23.1kV，Vth为2.6V，
25℃下的比导通电阻为489mΩ·cm2，175℃下的比导通电阻为1645mΩ·cm2，电阻温度系数3.36，
3、欲改善20kV SiC MOSFET晶圆内参数一致性， 提升外延参数一致性、降低晶圆翘曲是关键 。
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