今天这篇新鲜出炉的文章，来自筑波大学，主要内容是五种商用SiC MOSFET器件可靠性对比，
先介绍背景，
SiC MOSFET已实现大规模商用，而1.2kV耐压等级器件是目前商业竞争力最强的SiC MOSFET产品，
该电压平台下，平面栅or沟槽栅两大架构的竞争如火如荼。
实际应用中，短路能力与雪崩能力是评估SiC MOSFET极限可靠性的两大指标，
基于此，作者选择5种1.2kV商用SiC MOSFET器件，对其进行可靠性评估及分析。
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如上，5种1.2kV商用SiC MOSFET器件，
从左到右，依次为NAT-MOS、CAT-MOS、ADT-MOS、PL1-MOS、PL2-MOS，
NAT-MOS和CAT-MOS来自英飞凌，前者是新一代产品，
相比CAT-MOS，NAT-MOS的特点是更小的元胞间距、更高的JFET区浓度，已有报道证明其比导通电阻小于CAT-MOS，但尚未有文献对其进行雪崩、短路耐受分析。
ADT-MOS是罗姆第四代产品，
PL1-MOS是常规平面栅结构，PL2-MOS是安森美拱形栅结构，
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5种商用器件的基本参数如上，
元胞间距上，NAT-MOS和CAT-MOS分别为2.8μm、3.2μm，
PL1-MOS和PL2-MOS分别为6.0μm、4.0μm，ADT-MOS最小，只有2.0μm，
5种器件的沟道长度均为0.3μm，
栅氧厚度上，英飞凌的两款产品78nm，罗姆的ADT有50nm，两款平面MOS仅有三四十纳米，
英飞凌栅氧做这么厚，是有意为之，以提升器件可靠性，关键是能在如此厚栅氧的同时，将电阻做低。
JFET宽度，对平面MOS指阱区间距，对沟槽MOS指深P区间距，
另一细节是P阱深度，前四种均在0.6μm~0.8μm，但安森美的PL2-MOS达到1.3μm，
从这里看，拱形栅产品导通电阻能做那么低，其实形成了浅超结结构，形成了类似电荷平衡的效果。
当然英飞凌和安森美产品的衬底也极薄，90μm左右。
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5种商用器件基本电性能实测结果如上，
NAT-MOS能在5.9V阈值电压下，将Ron,sp做到2mΩ·cm2，相比上代产品，阈值电压增大且导通电阻减小，双双优化，
安森美的PL2-MOS则实现3.4V阈值电压/ 2.4mΩ·cm2比导通电阻，在平面MOS产品中Ron,sp应该最低。
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经计算，VGS=18V、JD=450A/cm2条件下，5种器件的电阻成分如上，
先看英飞凌的两款，
相比CAT-MOS，NAT-MOS的JFET区电阻有极大降低，整个器件电阻的降幅基本由JFET电阻优化得到，
沟道电阻的降低则源于更小的元胞间距。
那么英飞凌到底做了什么，可以将JFET区电阻降这么多？
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如上，5种器件的CDS-VDS曲线，
这曲线的突变点对应的VDS，即为JFET区夹断电压，
CAT-MOS（绿线）夹断电压约4V，NAT-MOS（紫线）夹断电压高达17V，差距明显，
而从第二张图提供的参数对比可看到，英飞凌两款产品的深P区深度、JFET宽度几乎一致，
那么，夹断电压有如此明显的差异，只能是JFET区掺杂浓度不同所致，
NAT-MOS的JFET区浓度有显著提升，JFET区电阻因之明显降低。
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再看雪崩测试结果，这是失效波形，左边是NAT-MOS，右边是ADT-MOS，
NAT-MOS、ADT-MOS的雪崩耐量密度分别为10.2 J/cm2、4.5 J/cm2，前者有明显优势，
仔细看ADT-MOS波形，在关断瞬间出现VGS异常抬升（图中标注的VGSrise），
为什么会这样？
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上方是失效前波形，下方是IGSS，左边是NAT-MOS，右边是ADT-MOS，
NAT-MOS全程无明显栅电流，而ADT-MOS在导通阶段ton、雪崩阶段tava均存在明显栅电流，
ADT-MOS的栅电流到底从哪来的？
解剖器件尸体，看看能否找到线索，
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如上，3只均为UIS失效后的ADT-MOS器件，
所有器件损坏区域均集中在栅PAD、栅极走线附近，所有器件均存在大面积烧蚀痕迹，面积约400×400 μm2，大范围烧伤使其无法精准定位失效点，
作者又心生一计，
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在IGSS刚起来、器件尚未发生毁灭性击穿时，中断UIS测试，
开帽后进行红外检测，结果如上，
亮点1、2均位于栅极走线下方，尤其是亮点1的放大图，可以看到一些周期性排列的横条，这大概是沟槽，
推测这些沟槽条状区域即为IGSS源头。
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对亮点下方进行解剖，SEM结果如上，
沟槽拐角氧化层厚度约47nm，与有源区栅氧厚度一致，从这张图未发现结构缺陷，
解剖没找到失效区域，那就再用仿真找，
ADT-MOS器件的版图设计是——栅极走线下方存在沟槽及多晶硅，深P区包裹沟槽栅，末端与源电极短接，
作者试图复现UIS工况下，雪崩电流从这一区域走过的物理过程，于是构建模型：
2个有源区元胞+12个过渡区沟槽栅，以贴近版图设计，
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上方是雪崩转换瞬间（t=26μs）栅氧化层底部电场分布，下方是电势分布，
最左侧是2个有源区元胞，越往右，越靠外，
可看到，距有源区越远的沟槽，氧化层底部电场越高，最右侧的峰值电场超过4MV/cm，
复盘这一过程：
雪崩产生的空穴沿深P区向带有源区元胞流动，深P区沿途产生压降，右侧元胞电位抬升，导致最右侧沟槽拐角峰值电场增大。
而从失效器件尸体看，Al已熔融，失效前结温接近933K，
因此，在失效之前，栅极走线下方的沟槽内氧化层，在>4MV/cm的高电场、900K以上的高温共同作用下，城门失守，IGSS破防。
将其与NAT-MOS对比，可进一步佐证结论，
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这是NAT-MOS剖面，
区别在于，NAT-MOS的栅极走线下方不存在沟槽结构，
这张图最左侧能看到有源区边缘的2个沟槽，源极金属尚未到边缘时，沟槽便戛然而止，
如果不清楚，可以看示意图，
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上方是ADT-MOS，下方是NAT-MOS，
对比很明显，ADT-MOS的沟槽一直延伸至栅极走线之下，NAT-MOS的沟槽则在源极金属抵达边缘之前便终止，
看似微小的差异在UIS工况下产生完全不同的后果，前者因空穴电流的流动而产生压降，造成末端沟槽氧化层高电场，宏观表现为IGSS骤增，
后者雪崩击穿发生在P-well、N-drift形成的PN结，最终失效源于寄生NPN晶体管导通，整个过程栅氧化层不受强电场作用，因此IGSS无明显抬升。
当然ADT-MOS还有另一潜在失效机制——高dV/dt引发位移电流流向源极，
作者也做了实验，把外栅阻加得很大，以降低dV/dt，但这种情况下雪崩能量密度仍只有5.8 J/cm2，栅压仍然异常抬升，
于是排除这种因素。
由此证明，位移电流并非ADT-MOS在雪崩工况下IGSS骤增的原因，沟槽版图设计导致末端沟槽同时承受高电场+高温，才是原因。
解决方案也简单，版图设计像NAT-MOS那般，栅极走线下方不设沟槽。
UIS讲完，再看短路可靠性，
NAT-MOS、CAT-MOS、ADT-MOS、PL1-MOS、PL2-MOS的峰值电流分别为6768 A/cm2、4366 A/cm2、4111 A/cm2、5092 A/cm2、8620 A/cm2，短路耐量分别为2.5μs、4.3μs、4.5μs、2.5μs、1.3μs，
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5种器件室温下Ron,sp-
SCWT之trade-off如上，
NAT/CAT/ADT三款沟槽器件数据大致落在同一条拟合直线上，分布在左上方，两款平面MOS器件落在右下方，
想象一条垂直于横轴的直线，可看到，相同Ron,sp下，沟槽MOS可获得更大的SCWT，证明几种沟槽MOS器件的Ron,sp- SCWT均取得更优权衡。
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这张图是不同电流密度下英飞凌NAT-MOS和安森美PL2-MOS的电阻成分，
450A/cm2是额定电流，6300A/cm2是短路大电流，
正向导通状态下，NAT电阻更小，短路状态下，NAT电阻几乎是PL2的两倍，
何前倨而后恭也？
因为NAT-MOS的RJFET、Rdrift增幅远大于PL2-MOS，导致两种工况下电阻易位，
这是好事啊！
NAT-MOS正向导通工况下电阻低，电流密度大；短路工况下电阻高，短路饱和电流小，短路耐量大，因此实现更优的Ron,sp- SCWT之trade-off。
那，为什么NAT-MOS的RJFET、Rdrift增幅远大于PL2-MOS？
因为6300A/cm2下，NAT-MOS的漂移层耗尽区深度4.2μm，PL2-MOS仅3.3μm，
漂移区电阻骤增源自高VDS下，耗尽区向N漂移区内部的扩展。
那JFET电阻增幅从何而来？
答：源自JFET区的夹断效应，
具体来说，随着VDS的增大，JFET区何时夹断，成为JFET区电阻何时骤增、电流何时饱和的关键因素。
从实测结果看，5种器件均在VDS=200V之前电流达到饱和，
通过仿真仔细研究一下JFET区在不同工况下的作用，
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首先是线性区，这是VDS=1V下的电势分布，从左到右依次为NAT、CAT和PL2，
看图中标注的沟道边缘电位Vch-edge，分别为0.36V、0.4V和0.27V，
三者的Vch-edge相当，这可推出NAT、CAT引入的深P区并未影响正向导通状态下的电阻，
因为Vch-edge代表沟道末端与源极之间的电势差（沟道区压降），而在VDS固定为1V条件下，沟道区压降相当，说明三者的（JFET区+漂移区）压降亦相当，
如此间接推出引入深P区并未显著增大JFET区电阻。
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再看短路工况，这是VDS=800V下的电势分布，从左到右依次为NAT、CAT和PL2，
仍然看图中标注的Vch-edge，分别为4.9V、3.4V和6.8V，NAT、CAT的Vch-edge明显低于PL2，
即，高VDS条件下，深P区耗尽区大幅扩展，JFET区完全耗尽，出现夹断，Vch-edge被压制，
且，这种夹断效应主要取决于深P区参数（形状、浓度），与JFET区掺杂浓度无关（已完全耗尽），
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5种器件的VDS-Vch-edge曲线如上，
高VDS区间内，三种沟槽MOS器件的Vch-edge始终低于两种平面MOS器件，
为什么会这样？
因为深P区耗尽区大幅扩展，JFET区夹断，RJFET大幅提升，饱和电流被抑制，Vch-edge被压制。
小结：
1、选取5种商用SiC MOSFET器件，对比UIS和短路可靠性，
2、罗姆ADT-MOS的雪崩耐量较低，关断瞬间出现VGS异常抬升，IGSS骤增，
原因是栅极走线下方设置沟槽结构，雪崩工况下，沟槽版图设计导致末端沟槽同时承受高电场+高温，导致IGSS骤增，
英飞凌NAT-MOS栅极走线下方未设沟槽结构，雪崩击穿发生在P-well、N-drift形成的PN结，最终失效源于寄生NPN晶体管导通，
整个过程栅氧化层不受强电场作用，因此IGSS无明显抬升。
对沟槽MOS而言，栅极走线下方不设沟槽，是确保UIS能力之关键。
3、欲提升SiC MOSFET器件Ron,sp- SCWT之trade-off，需考虑不同工况，
针对正向导通工况，器件工作在线性区，需通过缩小元胞间距、提升JFET浓度，以降低沟道电阻和JFET电阻，
针对短路工况，器件工作在饱和区，需依靠深P区耗尽区扩展，实现JFET区夹断，压制饱和电流，提升SCWT。
JFET区几何效应是提升SiC MOSFET的Ron,sp- SCWT之trade-off，
结论是：J-FET区域几何效应是改善SiC MOSFET器件Ron,sp-SCWT之trade-off的核心因素，沟槽栅结构在此有更高效率。
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