碳化硅（SiC）材料作为第三代宽禁带半导体材料，以其为衬底制备的金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET）具备优越的性能。然而，在功率转换领域应用中，MOSFET在关断瞬间，外接或寄生的电感存储的能量通过功率器件释放，迫使器件发生雪崩击穿，产生的高压大电流冲击极易造成器件失效。值得注意的是，SiC材料的介电常数约为二氧化硅（SiO2）的3倍，因此在雪崩状态下，MOSFET氧化层承受的电场强度远高于SiC的电场强度，这使栅氧化层面临严峻的可靠性挑战。利用非钳位感性负载下的开关过程(Unclamped Inductive Switching，UIS)可模拟器件在系统应用中所承受的极端电应力情况，可用于评估器件的抗雪崩能力。本文旨在设计一款1700V SiC MOSFET器件，并针对其UIS动态特性进行研究，以提高SiC MOSFET器件的雪崩鲁棒性。
本文首先利用半导体数值分析工具Silvaco TCAD设计优化了1700V SiC MOSFET器件元胞结构的物理尺寸参数，包括器件漂移层区的掺杂浓度和厚度、N+/P+源区和Pbase区的浓度分布、JFET区的宽度和掺杂浓度等，着重研究了器件导通电阻和击穿电压与器件结构参数的相互关系，获得的SiC MOSFET器件的漂移区掺杂浓度和厚度分别为6e15cm-3和14μm，JFET区域宽度为2μm，栅氧厚度为60nm。接下来对多区缓变间距场限环终端结构展开了研究，获得了2180 V的反向阻断特性。
其次，本文研究了SiC MOSFET器件结构特点及其UIS失效机理和模式，获得了不同物理结构和电路参数对其特性的影响。考虑国内现有SiC MOSFET制造
工艺技术以及UIS对器件可靠性的影响，基于雪崩电流路径分离的思想，提出了一种深槽P+源极MOSFET结构，使得雪崩击穿点从Pbase/N-Drift拐角处转移至P+源极下方，减少了雪崩过程中栅氧化层中热载流子的注入。相较于平面型MOSFET结构，深槽P+源极MOSFET在雪崩击穿时的栅氧化层最大电场强度下降了15%，有效提高了栅氧化层的可靠性，改善了SiC MOSFET器件的UIS可靠性。
最后，根据SiC MOSFET器件的元胞和终端结构设计参数，基于国内SiCMOSFET器件制备工艺平台，开展了深槽P+源极SiC MOSFET器件流片实验和测试分析研究。测试结果表明：当VGS=22V，VDS=2.5V时，漏源电流IDS为15A，比导通电阻为16.7mΩ•cm2；阈值电压为3V；击穿电压为1850V，结终端效率为理想平行平面结击穿电压的84%。
第一章 绪论
1.1、SiC材料特性
如今，电子技术广泛应用于工业、消费、汽车、航空航天等许多不同的领域，随着人们对尺寸和成本的要求越来越高，对效率和功率的要求也越来越高[1]。经过几十年的发展，硅基器件的制造技术日益成熟，在功率半导体工业中以制造能力高、成本极低的优势占据了主导地位。然而，由于其材料理论极限，硅基器件的发展几乎已经达到了极限。因此，需要新的替代材料来满足高性能电力系统的要求，碳化硅（SiC）材料由于其固有的物理特性，如宽禁带、高临界电场、高热导率等，在应用中有许多优点。相较于硅基器件，SiC基器件具有低导通电阻、高开关频率、高工作结温等优点，是高压大功率器件领域的研究热点之一。
碳化硅材料的一个显著特征是同态多晶型，即具有多个不同的晶体结构，这是由碳原子和硅原子层的堆垛顺序不同而决定的。每种多型结构都有其特有的物理特征。在所有的多型中，电子应用中研究最多的是3C-SiC、4H-SiC和6H-SiC这三种。由于具备较高的迁移率，功率器件的首选是4H-SiC晶型。以下将对4H-SiC的主要物理性质进行简要描述。
碳化硅作为一种宽带隙半导体，意味着价带和导带之间的能隙比其他半导体材料（如，硅或砷化镓）更宽。4H-SiC的带隙约为3.26eV，几乎是硅的3倍。本征载流子浓度可根据温度T、能带间隙EG和价带导带的态密度表达为：
其中，NC为导带态密度，NV为价带态密度，k为玻尔兹曼常数。带入硅和碳化硅材料的数据，本征载流子浓度表达式分别为[5]：
根据式（1-2）和（1-3），在室温T0=300K情况下，Si和4H-SiC的本征载流子浓度分别为1.4×1010cm-3和6.7×10-11cm-3。由此可以看出，同样温度下，4H-SiC的本征载流子浓度远低于Si的本征载流子浓度；当两者本征载流子浓度一致时，SiC器件能够在更高的温度下工作。本征载流子浓度是由体内电子-空穴对产生决定的。在理想状态下，器件的漏电流随着本征载流子浓度增高而增大，为了保证器件可靠、高效的运行，必须尽量减小漏电流。当硅的本征载流子浓度达到了典型的掺杂浓度（1015cm-3）时，硅的最高工作温度通常被限制在150℃；而SiC器件工作在500℃的环境时，相应的本征载流子浓度仅为3.9×107cm-3，SiC材料的工作温度可高于500℃。因此，SiC基器件的工作温度将会受到其他因素的限制，例如封装，接触/粘结金属线等[6]。如表1-1所示为几种常见半导体材料的主要电学特性参数。
碳化硅器件具备高临界电场Ec，Ec指发生碰撞电离时对应的电场强度。与其他材料相比，由于宽禁带具备更高的能量，碳化硅的冲击电离系数更高。硅的临界电场约为3×105V/cm，而碳化硅高了约一个数量级，为2~3×106V/cm。
根据式（1.4）-（1.6）可知，在满足同样的耐压值情况下，相较于Si基器件，SiC基器件的掺杂浓度ND值更高，漂移区厚度WD更窄，从而降低了漂移区的比导通电阻RON，SP。
碳化硅的热导率是硅的热导率三倍左右，其值为4.9 W/cm•K。高导热性使材料内部产生的热量能够更好地扩散。因此，高热导率可以降低器件的功耗，简化冷却系统，从而降低系统的成本和体积。
SiC的电子迁移率通常低于硅材料，这主要是由于碳化硅器件的掺杂浓度和外延生长时选定的晶向等材料特性。此外，对于SiC金属氧化物半导体（MOS）结构，由于SiC/SiO2的界面电荷比Si/SiO2大约高两个数量级，因此SiC迁移率很大程度上受高界面态的影响而较低。另外，SiC的电子饱和速度VSAT几乎是硅的两倍，大约为2×107cm/s。
1.2、国内外SiC MOSFET器件的研究现状
最初，SiC基器件的发展受到材料质量和SiC晶片缺陷的限制。然而，随着市场演变，从2001年的第一个商业化的功率SiC器件（肖特基二极管），到2011年第一个大规模生产的功率碳化硅MOSFET，均标志着功率SiC器件的崛起。
自20世纪70年代末引进功率MOSFET以来，由于其具备的性能优势比功率双极型晶体管（BJT）明显，从而得到了更为广泛的应用。MOSFET优势在于具有高输入阻抗，并且作为压控器件，功率MOFEST更易于控制。此外，功率MOSFET不受漂移区储存电荷的影响，因此具有较高的换相频率，使其成为高功率、高频系统的首选器件。由于导通电阻随着最大阻断电压的增加而增加，硅基功率MOSFET的耐压值通常不高于900V（Super Junction MOSFET），一旦高于这个值，器件的导通电阻过大将影响正向特性。而碳化硅材料的引入使功率MOSFET能够实现高耐压、低功耗器件的设计，从而使功率MOSFET进入了新的发展阶段。
1997年，美国普渡大学的J.N. Shenoy研究团队报道了首例平面型6H-SiCMOSFET，平面型MOSFET器件元胞横截面结构如图1-1所示。由于SiC材料的低扩散系数，SiC MOSFET舍弃了Si MOSFET器件制备中常用的垂直双扩散技术，采用了高能离子注入法依次形成P-Body区和源极接触，器件的击穿电压为760V，比导通电阻为66mΩ·cm2。器件为垂直结构，该结构具有垂直于器件表面的导电路径，漏极位于背面衬底，表面只有源极和栅极，漏极与栅源极分别处于两端的结构有效地减小了表面布线扰乱的风险。SiC MOSFET器件的击穿电压与漂移区浓度和厚度相关，当低掺杂漂移区比较厚时，器件能够承受较高耐压。由于MOSFET器件为多数载流子导电，SiC MOSFET的导通电阻随温度增加而增加，故一般不考虑存在二次击穿的情况。正向导通时，为了获得合理的阈值电压，P-Body区的掺杂浓度应该很低。然而，较低的基区掺杂会致使器件P-Body区穿通而不能承受高反向耐压值。因此，需要合理设计P-Body区域的掺杂浓度和剂量。
然而，功率SiC MOSFET也存在一些问题，其中最为关键的是氧化物/半导体界面质量非常差，SiC/SiO2的界面电荷比Si/SiO2大约高两个数量级，这导致低沟道迁移率和器件的栅氧化层可靠性等问题。此外，栅极氧化物受到的高电场也是SiC MOSFET结构面临的一个重要问题，由于碳化硅的介电常数约为二氧化硅的三倍，因此氧化物的电场强度接近器件稳定工作的临界极限（～106V/cm），一旦超过氧化物击穿强度，将会导致器件失效，难以实现高耐压。为了提高SiC器件的栅氧化层可靠性，可以从两方面考虑：一是采用可替代的介电材料改善界面态质量，二是利用新结构以缓解栅氧化层的电场强度。
2012年，Yi-Men Zhang团队引入堆垛介质，发现采用Al2O3/SiO2堆栈层会使正电荷产生率较低，且平带电压的漂移幅度在恒定电压应力下变小，因此获得了高介电可靠性和较好的界面质量，该堆垛结构在功率4H-SiC MOSFET器件的应用方面具备优势[17]。2015年，王弋宇采用了具有高介电常数的介电材料，介绍了原子层淀积（Atomic Layer Deposition，ALD）Al2O3薄膜在SiC MOS中的应用[18]。研究表明采用ALD的方法在SiC表面生长高介电常数介质，可以降低介质中的电场强度，同时有可能避免热氧工艺带来高界面态密度。此外，SiO2/SiC界面钝化工艺也是获得高质量的介质/半导体材料界面的方式，目前普遍采用的是氮化工艺，即热氧化后的退火是处于含氮的氛围中。氮化技术是目前改善界面态中最为常见的技术[19]，包括Cree和Rohm在MOSFET器件商业化量产中也是采用氮化技术作为钝化工艺。
1996年，Baliga B.J改善了平面型MOSFET器件结构，在N+源区和Pbase区下方进行P+注入，形成了P+埋层作为电场的屏蔽结构，可以降低栅氧化层的电场强度[20]。通过合理地设计屏蔽层的宽度可以保持对栅氧化层电场较高的屏蔽能力。
1994年，J. W. Palmour等人首次报道并且制备了SiC UMOSFET，器件消除了JFET区的寄生电阻，如图1-2（a）所示，但是由于栅氧底部尖峰电场较大，器件的阻断电压仅为330V[21]。2002年，I. A. Khan, J. A. Cooper等人提出了有P+Shield结构的UMOSFET结构[22]，如图1-2（b）所示，该结构采用了完全包裹栅槽底部的P+屏蔽层，降低了栅氧底部电场强度，使器件具备较好的阻断特性，阻断电压高达5050V。正向导通时，在电流密度为100A/cm2的条件下，比导通电阻为105mΩ·cm2。2011年，罗姆半导体集团的T. Nakamura等人提出了Double TrenchMOSFET器件[23]，如图1-2（c）所示，在沟槽栅结构基础上，该结构对器件的源区进行了刻蚀，随后进行离子注入以形成高浓度的P+屏蔽层，有效缓解了栅氧化层底部的尖峰电场，提高了阻断电压，最终得到的耐压值为1700V，比导通电阻Ron.sp为1.41mΩ·cm2。
1.3、UIS特性研究意义
非钳位感性负载下的开关过程(Unclamped Inductive Switching，UIS)是基于应用领域建立的电路模型，其中需要考虑的应用领域主要包括不断电系统、混合动力汽车、光伏逆变器等功率转换领域，在这些应用中，MOSFET漏极和感性负载相接，同时在寄生或者外接的感性负载的两端并联二极管实现电压钳位作用。然而，如果系统中没有配置钳位二极管，在器件关断瞬间，电感在回路导通时存储的能量会通过功率器件，电感的感生电动势会导致功率器件两端产生很高的电压值，该电压值甚至高于器件的反向击穿电压。器件处于高压大电流工作环境中时，发生雪崩击穿，导致结温上升，器件极易发生失效。因此，电力器件动态可靠性的一个重要表征条件是器件能够在雪崩运行期间承受一定的能量，抗雪崩能量与器件结构参数相关。
平面型MOSFET结构中存在由N-Drift/P-Base/N+源区形成的寄生双极型晶体管（BJT），如图1-3所示，在雪崩击穿情况下，经过P-Base的电流在寄生电阻Rb上产生一定的压降。当电流增大到一定时，Rb两端的电压大于寄生BJT的开启电压，则寄生BJT导通，电流迅速增大，器件失效。因此，器件具备防止寄生双极型晶体管开启的抗雪崩能力是十分重要的，尤其在实际应用中需要严格的设计。目前已经报道了几种抑制寄生双极型晶体管开启的方法：一种是使用高能离子注入或者采用侧壁工艺来降低N+源下方的P-Base的电阻[25]。然而，在不改变阈值电压的情况下控制掺杂浓度和侧壁的几何形状是相当困难的。另一种方法是将电流的方向从P-Base的弯曲区域转移到P-Base的底部，从而减小N+源区下面的电流，Rb两端的压降也减小了，从而减小了寄生双极型晶体管开启的可能。相比于第一种从工艺角度减小P-Base寄生电阻的方法，设计能够转移电流路径的新结构可以大大降低器件制备的难度。
2008年，韩国电气工程学院的In-Hwan Ji等人提出了采用分段沟槽P-body接触的新型功率MOSFET以改善雪崩能量，如图1-4（b）所示。P-body的深沟槽结构改变了击穿点，转移了电流路径，有效地提高了雪崩能量，采用的分段沟槽P-body接触在不牺牲器件其他特性、不增加额外成本的基础上提高了UIS性能。然而，分段的沟槽P-body接触会降低沟槽的连续性和n+源极接触的自对准程度，导致器件具备不均匀的阻断特性和导通特性。
除此之外，相较于Si基器件，SiC材料的禁带宽度更大，因此SiC MOSFET器件单次抗雪崩击穿的能力比较强。然而，对于SiC器件来说，当临界击穿电场达到3MV/cm时，由高斯定理可知，氧化层中的电场强度是SiC中电场的3倍，如此高的电场强度使得栅氧化层面临严峻的可靠性挑战。此外，当器件长时间工作在UIS应力情况下时，氧化层中的陷阱俘获热载流子的能力增强，SiC/SiO2界面态密度增加。这些因素使得器件在雪崩击穿过程中，容易造成栅氧化层击穿，器件失效，因此SiC MOSFET的关键问题之一在于栅氧化层的可靠性问题。
2016年，Siyang Liu团队为了提高栅氧化层的动态可靠性，减小热载流子的注入效率，提出了三种改进的SiC MOSFET结构，如图1-5所示。结构A是在JFET区上方采用阶梯栅氧化层结构；结构B采用阶跃P-body结构，位于JFET区的P-body区掺杂浓度更低；结构C在栅氧化层的下方中部添加了低掺杂的浅p-well结构。提出的改进结构可以降低界面表面的电场强度和碰撞电离率，从而提高了器件的雪崩鲁棒性，减少了重复应力作用下SiC MOSFET的退化。
近年来，功率碳化硅器件（主要是功率二极管和MOSFET）已经实现商业化，并开始在许多应用领域取代硅基器件。尽管在器件制备技术方面高速发展，器件的工艺制备能力有所提高，但在可靠性和成本方面仍有提高的余地。实际上，如果要实现功率碳化硅器件的广泛应用，就必须对其动态可靠性进行深入的研究分析。通常，功率器件的一个关键特性是能够承受超过其标准额定值的电流、电压和温度条件。为了确定其在苛刻条件下的工作极限，通常需要在临界压力条件下对器件进行研究。在这一背景下，通过物理模拟和实验表征，进行UIS特性研究，这对提高SiC功率MOSFET器件的动态可靠性至关重要。
2.1、SiC MOSFET器件静态特性
MOSFET使用MOS结构来控制场效应晶体管的开关。MOSFET的示意图如图2-1所示。当在栅极施加的电压大于阈值电压（VTH）时，半导体/氧化物界面下方的Pbase区域中形成了反型沟道，提供电流路径。在低VDS下，MOSFET工作在线性区，随着VDS的增大，漏电流IDS也随之增长；如果VDS大于VGS-VTH，MOSFET沟道夹断，器件随后进入饱和模式，以下将以N沟道MOSFET器件为例，对SiCMOSFET器件的电学特性进行描述。
2.1.1、转移特性
SiC MOSFET的转移特性体现了栅源电压对输出电流的控制能力。阈值电压VTH为器件沟道表面发生强反型时栅源电压VGS的大小，是MOSFET最重要的参数之一。随着栅极电压的增加，耗尽区更宽，能带弯曲程度更大，当表面电位φS=2φF时，表面单位体积的电子密度正好等于单位体积的空穴密度，此时，表面发生强反型，则称对应的栅极电压大小为阈值电压VTH。
由于在实际测试中难以准确地判断沟道导通这一状态，因此针对不同情况引入了不同定义的阈值电压。其中，从实验测试方面，阈值电压（VTH）的定义为：当漏极电流IDS达到某一固定的小值所施加的栅极电压。
转移特性曲线为饱和漏极电流（IDsat）与栅极电压（VGS）之间的关系曲线。因此，转移特性曲线的测试条件主要采用栅极与漏极短接，然后在栅极上施加电压并逐步增大，最后测量记录的漏极电流与栅极电压的关系曲线即为转移特性曲线，如图2-2所示。
2.1.2、输出特性
对于N沟道MOSFET，当施加正的栅极电压时，在半导体/氧化物界面下方的Pbase区域反型，提供电流通路。通常，对于功率MOSFET，阈值电压通常为2-4V。当对漏源电极施加正电压时，电子可以自由流动。I-V特性由沟道层的反型情况决定，它是与栅漏电压相关的函数。
当VGS
当VGS>VTH时，且漏极偏压较小时：VDS
当VGS>VTH时，且漏极偏压较大时：VDS>VGS-VTH，漏极附近电子反型层逐渐减薄至沟道夹断，此时漏极电流达到饱和值IDsat。当漏极电压继续增大，夹断点从漏极向源极移动，夹断区即为耗尽区，增加的电压均降落在耗尽区，载流子以漂移的方式通过该区，漏极电流IDS维持饱和电流值，器件进入饱和区，电流表示为：
根据从源极到漏极的电子路径，电阻分布如下图2-4所示[36]：
RCH是电子在沟道中流动所产生的电阻。从沟道注入的电子在JFET区扩散，这一过程与两个电阻相关：RJFET和RA。其中，RJFET与JFET区掺杂浓度和漂移区耗尽宽度相关；RA与栅极氧化层下方的积累层相关，该积累层由栅极加正压形成。随后电子流经漂移区，RDRIFT与漂移区掺杂浓度相关。
比导通电阻的引入是为了能有效对比不同有源区面积的器件的导通阻值，其计算方式为器件导通电阻与器件面积的乘积，表达式如式2-8所示。目前器件的导通电阻的计算方法有两种：在一定栅源电压VGS下，（1）求解IDS-VDS输出曲线的最大斜率的倒数；（2）在线性区内确定一个固定的漏极电流IDS，计算对应的漏源电压VDS和漏极电流IDS的比值。
2.1.3、阻断特性
阻断特性是指当栅源短接且所接电位为零时，漏极漏电流IDS随漏极电压VDS的变化趋势。图2-5所示为SiC MOSFET的阻断状态下载流子流向示意图。当施加的漏极电压为正，N-Drift/Pbase区形成的PN结反偏，器件耐压由该PN结耗尽区承受，随着漏极电压VDS的增大，耗尽区不断扩展。当漏极电压VDS大于击穿电压BV时，N-Drift/Pbase结上的电场强度达到临界击穿电场，此时器件发生雪崩击穿，器件的漏极漏电流IDS急剧增大。
考虑以一维突变结为例，最大电场强度EMAX和耗尽区的宽度WD（一般取漂移区的耗尽宽度）的计算公式如下：
当外加电压增加时，EMAX达到发生碰撞电离的临界值，器件击穿，此时漏源两端的电压VDS即为击穿电压BV，如图2-6所示。
2.2、动态雪崩特性
非钳位感性负载下的开关过程（Unclamped Inductive Switching, UIS）可用于模拟功率MOSFET在系统应用中所能遭遇的最极端的电应力情况。这是由于在关断瞬间，外接或寄生的电感存储的能量通过功率器件释放，施加在功率器件上的高电压和大电流极有可能造成器件失效。UIS测试主要用于评估器件的抗雪崩能力和可靠性。UIS测试电路如图2-7所示，施加在栅上的脉冲，其高电平时间记作ts，通过改变ts值以得到器件所能承受的最大雪崩能量。
典型的UIS测试波形如图2-8所示。在0-t1期间，MOSFET器件关断，漏极电压等于外加电压源Vdd。在t1时刻，SiC MOSFET的栅极开启，器件导通，电压源向负载电感L充电，电流缓慢增长，电流增长速率表达式为：
在t2时刻，SiC MOSET的栅极关断，沟道断开，电流值达到峰值雪崩电流Iav，但是因为电感的存在，回路中电流不会发生突变，电感电流保持原路径继续向下流经SiC MOSFET器件，并以恒定速率减小。此时由于MOSFET器件关断，电流流经器件的Pbase/N-Drift/N-Substrate形成的PiN体二极管，形成雪崩电流。此时器件的VDS达到器件的雪崩击穿电压值VB，该值远远高于母线电压Vdd。器件的雪崩击穿时间tav是指从器件关断的时刻开始到IDS减小到0的时刻，即为t2-t3这一时间段，在此期间放电速率表达式为：
在动态雪崩期间，器件工作在高电压大电流的环境下，存储在电感中的电磁能以热能的形式发散，器件内部的晶格温度也随之迅速上升。Eav定义为器件在指定负载下能承受的最大单次雪崩能量，Eav的表达式为：
当t3时刻结束时，可能会出现两种情况。一是SiC MOSFET安全关断，器件可恢复，如图中实线所示。二是SiC MOSFET发生UIS失效，这是器件晶格温度到达临界值或寄生BJT开启等原因，如图中虚线所示，在IDS未下降至零值时，此时器件对外的端特性表现为电阻，IDS继续线性上升。
根据文献调研可知[42,43]，在UIS测试中，栅氧化层存在热载流子的注入等情况，影响了界面态和栅氧可靠性，造成了器件的性能退化，对SiC MOSFET的应用制备是个极大的挑战。因此，SiC MOSFET的界面态问题和雪崩鲁棒性问题亟待解决。
2.3、结终端结构
2.3.1、曲率效应
在平面工艺中，杂质通过二氧化硅掩模形成的窗口扩散，从而形成平面结[44,45]，如图2-9所示，将位于N型衬底上方的二氧化硅掩蔽层中蚀刻形成矩形窗口，以便通过气相或离子注入对暴露在窗口的碳化硅表面进行掺杂。通常在高温下，杂质在衬底中会产生合适的结深。在这个过程中，杂质除了在注入窗口内垂直向下移动，形成一个平行的平面结；同时在窗口的边缘，位于在二氧化硅的下方的杂质产生横向运动。假设横向扩散长度与结深一致，则该过程在窗口边缘产生柱面结，这种曲面效应的存在降低了平面结的击穿电压[46]。此外，在矩形扩散窗口的拐角处形成四个尖点，这些尖角分别为一个1/8球面结，对应的电场强度更大。因此，拐角处球面结的击穿电压将低于在窗口边缘的柱面结的击穿电压。
柱面结的横截面如图2-10所示，其中结深设为rJ。假设PN结为突变结，P+掺杂的浓度远远高于N型衬底的掺杂浓度，则耗尽层更多地向N型衬底扩展，P+掺杂的耗尽层可忽略不计。假设耗尽层的深度为rD，利用泊松方程解析，则柱面结的击穿电压表达式为：
其中，电势V(r)和电场E(r)是沿着延伸到耗尽区的半径向量r定义的。根据边界条件，将该方程与N型区域耗尽区边界rD处电场设为零，可得到电场分布：
柱面结产生的最大电场明显大于平行平面结的最大电场。这是由于柱面结的曲率半径rJ与耗尽层的深度rD相比很小，可以忽略不计，此时得到的最大电场为：
假设两种情况下的耗尽宽度在相同的反向偏压下近似相等（即rD=WD），通过取两种情况下的最大电场之比，则可获得柱面结处电场强度与平行平面结处电场强度的关系：
由式（2-23）可以得知，对于曲率半径较小的浅结，其柱面结的最大电场明显大于平行平面结的最大电场。当结深为1μm且耗尽区的深度为30μm时，则柱面结处的最大电场将比平行平面结处的最大电场大15倍。由于碰撞电离率会随着电场强度的增大而增高，因此相较于掺杂浓度相同的平行平面结，柱面结承担的电场强度更大，会在更低的电压下发生雪崩击穿，即柱面结的击穿电压更低。
在实际器件的工艺制备中，由于浅结器件（如MOSFET、IGBT等）受曲率效应的影响更大，且基于碳化硅材料的器件多用于高压领域，因此更需要进行曲率效应的优化。研究发现，目前通常利用结终端技术以得到理想的击穿电压，因此，结终端技术的优化也是功率SiC器件重点研究方向之一。
2.3.2、工作原理
2.3.2.1、场板
场板（Field Plate）的基本结构如图2-11所示，在平面结的场氧化物的边缘放置金属场板，通过对金属施加偏压可调制平面结边缘电场。在没有偏压作用于场板的情况下，耗尽区边界如图2-11中曲线A所示。当正偏压作用于N型衬底的场板时，耗尽线如曲线B所示，正偏压将电子吸引到表面，缩小了耗尽层沿表面的延伸，增强了PN结边缘处的电场，从而降低了击穿电压。当负偏压作用于N型衬底的场板时，耗尽线如曲线C所示，负偏压会使电子远离表面，扩展了耗尽区表面的延伸，减小了PN结边缘处的电场，从而导致击穿电压的增加。然而，场板的引入在场板的末端下方引入了一个新的电场峰值点，击穿电压的提升效果不太明显，因此在实际应用中，通常将场板结构与场限环结构结合使用。
2.3.2.2、场限环
场限环（Field Limiting Ring）的基本结构如图2-12所示，通过在扩散窗口周围设置一个或多个浮空场环以提高平面结的击穿电压[48]。在工艺设计中，通过在主结注入的同时进行场限环注入，因此无需额外的工艺步骤。需要注意的是，场限环上没有金属接触。尽管场限环的深度可以大于或小于主结，但实际上场限环总是与主结同时形成，因此场限环和主结具有相同的深度。本节中讨论的是主结与场限环同时注入的浮空场限环结构。
为了使场限环承担主结处的电场，场限环必须位于主结的耗尽宽度内。如果场限环的间距比较小，场限环距离主结太近，因此其电位也接近主结，此时击穿点位于场限环处，击穿电压没有实质性的提高。另一方面，如果场限环距离主结太远，则对主结处的电场影响很小，对器件击穿电压的改善不明显。因此必须将场限环放置在最佳间距处，以提高击穿电压。值得注意的是，设计场限环终端结构时，由于离子注入存在横向扩散的现象，故掩模上的间距也需要进行考虑。
在功率SiC器件中，通常采用多个场限环结构承担主结处的电场。这是因为远离主结处的场限环分别承担前一个场限环的电场，缓解了电场集中效应，有效扩展了耗尽层的宽度[49]。通过合理优化场限环的环间距和宽度，能够有效地改善曲率效应，提高击穿电压。虽然场限环工艺简单且击穿电压改善效果明显，然而它往往需要较多的场限环以得到理想的击穿电压，这将占用芯片过大的面积。但是在目前功率SiC器件的设计中，场限环仍是常用的结终端技术之一。
2.3.2.3、结终端扩展
结终端扩展(Junction Termination Extension，简称JTE)，如图2-13所示，是一种通过添加电荷以改变主结边缘表面电场的方法[50]。通过在主结边缘处注入硼离子以形成P型区域得以实现，这个注入的区域被称为结终端扩展区域。JTE内的电荷可以利用控制离子注入剂量精确调节，从而控制结边缘电荷以保证其均匀性，有利于在单个晶圆上制造多个小功率器件。
JTE的击穿电压与离子注入JTE区的电荷密切相关，为了保证得到较高的击穿电压，必须精确控制JTE区域内的电荷量。尽管理论上可以精确控制离子注入剂量和能量，但JTE区的电荷量因为工艺条件的影响仍具备不确定性。此外，JTE区的电场分布也会受到晶圆的固定氧化电荷的影响。这都会导致晶圆上的击穿电压点发生变化。如果JTE中掺杂浓度过低，则对于主结的电场分布影响很小，电场峰值将出现在A点，此时JTE几乎没有起到对主结的保护作用，因此，击穿电压仍然受到柱面结曲率效应的限制。如果JTE中掺杂浓度过高，击穿点则会转移至JTE区域边界，如图中B点所示，此时B点的曲率半径较小，位于B点的柱面结处的曲率较强，因此降低了击穿电压。理想情况是击穿点位于A点到B点中曲率半径较大的地方，让JTE区的电荷被完全耗尽。
通常利用在主结边缘使用多个JTE区域来提高击穿电压，改善JTE性能[51]。从靠近主结处的JTE区域到边缘区域，每个JTE区电荷量均匀地下降2倍，在工艺制备中，为了简化工艺步骤，采用了不同大小的掩膜窗口以得到不同电荷量的JTE区域。相较于理想平行平面结的击穿电压，采用多个JTE区的终端结构的终端效率可以达到90%。在功率SiC器件中，结终端扩展技术（JTE）是另一种常用的终端技术。
2.4、仿真软件
本文采用的是半导体数值分析工具Silvaco TCAD，在仿真过程中主要运用的工具为Atlas，它提供了基于物理的半导体器件二维和三维模拟的通用功能，提供了一整套物理模型，包括：直流模型；交流小信号模型；漂移扩散传输模型；晶格加热和散热模型；费米-狄拉克和玻尔兹曼统计模型；迁移率模型；欧姆、肖特基和绝缘接触模型；SRH、辐射、俄歇和表面复合模型等。
在仿真时还配合了其他VWF交互工具一起使用。包括DeckBuild、TonyPlot、DevEdit等。本文在利用Silvaco软件进行器件仿真时，包括以下几个步骤：
（1）DevEdit是用于结构和网格规格说明及细化的交互式工具。利用该工具定义一定的区域，并对该区域进行网格划分。
（2）Athena可进行工艺仿真，在DevEdit定义区域中，通过定义注入剂量和能量以模拟工艺条件下的离子注入的情况。
（3）DeckBuild提供了一个交互式的运行环境，可定义器件物理结构，优化网格分布，通过引入Athena中的器件掺杂分布完成器件结构的定义。在该工具中设置与测试条件相关的电学参数，可以模拟器件的运行条件，以得到对应的电学参数。
（4）TonyPlot提供科学的可视化功能，可以查看仿真结果，比如掺杂分布、电场分布、特征曲线等。
SiC MOSFET器件结构设计
本章针对1700V SiC MOSFET器件结构进行了设计优化，主要包括静态特性和动态雪崩特性。首先采用经典的平面型SiC MOSFET结构，对器件元胞的基本物理参数进行仿真优化；其次探讨了元胞结构参数对静态电学特性的影响，为研究器件动态雪崩特性提供理论基础。为了提高器件的抗雪崩能力和动态雪崩时的栅氧可靠性，提出了深槽P+源极SiC MOSFET新结构，通过对P+源区的沟槽深度的设计优化，在保证耐压需求的同时实现了器件雪崩击穿点的转移，研究了新结构对SiC MOSFET器件动态雪崩特性的影响。
3.1、元胞结构设计
1700V SiC MOSFET器件结构如图3-1所示。主要研究器件的结构参数对静态电学特性的影响，包括漂移区（N-Drift）掺杂浓度和厚度、N+源极、P+源极和Pbase区的注入工艺参数、JFET区域的掺杂浓度和宽度。下面将会对这些影响器件静态电学特性的基本参数进行仿真和优化。
3.1.1、N-Drift区
本文设计的SiC MOSFET器件耐压需求为1700V，对于功率SiC器件来说，漂移区掺杂浓度与厚度对击穿电压的影响很大，击穿电压可根据式（3-1）、（3-2）计算得到：
在流片实验中，主要有两个因素会影响器件实际的耐压值，一是由于曲率效应的存在使终端效率无法达到100%，二是可能存在工艺偏差的问题。综合考虑到终端效率、仿真误差以及工艺误差等因素后，在设计时考虑了10%的耐压值余量。根据式（3-1）和（3-2），可以粗略计算出漂移区掺杂浓度范围为6e15 cm-3~8e15cm-3，厚度范围为12μm~15μm。为更好的研究漂移区掺杂浓度和厚度对器件性能的影响，在上述的范围内，研究了击穿电压和导通电阻分别随漂移区参数的变化，如表3-1和3-2所示。其中，JFET区初始宽度设为5μm。
随着漂移区掺杂浓度减小，漂移区厚度增大，击穿电压越高，然而对应的比导通电阻也越大。显而易见，击穿电压与比导通电阻存在矛盾关系，因此，为了能更好的衡量器件性能，需要从静态电学特性方面对击穿电压和导通电阻进行折中。本文利用Baliga优值（Figure of Merit，FOM）进行对比，FOM的表达式为[52]：
由于在设计时考虑了10%的耐压值余量，则设计的器件耐压需求应不小于1870V，根据表3-1和3-2可知，有七组漂移区掺杂浓度/厚度满足耐压要求，分别是：6e15cm-3/12μm、6e15cm-3/13μm、6e15cm-3/14μm、6e15cm-3/15μm、7e15cm-3/13μm、7e15cm-3/14μm、7e15cm-3/15μm。在以上的漂移区掺杂情况下，比导通电阻均处于合理范围。在满足耐压要求的情况下，根据Baliga优值（FOM），当漂移区掺杂浓度/厚度分别为6e15cm-3/14μm时，FOM值最大，因此相较于其他情况其静态特性更优。不同漂移区参数对应的FOM的具体值如表3-3所示。因此，在此后仿真设计中，1700V SiC MOSFET选取的漂移区掺杂浓度为6e15cm-3，厚度为14μm。
值得注意的是，当漂移区掺杂浓度和厚度分别为6e15cm-3/14μm时，根据击穿电压计算公式（3-1）可知，理想的击穿电压为2210V，而此时的仿真耐压值仅为2081V，主要考虑两个因素，一是JFET区宽度过宽导致击穿电压下降，二是Pbase区的掺杂均匀且浓度偏低，使得器件的耐压偏低。因此，在3.1.2和3.1.3小节中将讨论Pbase区注入工艺和JFET区宽度对器件静态特性的影响。
3.1.2、Pbase区
本文设计的1700V SiC MOSFET漂移区采用外延生长，而P+源区、N+源区、Pbase区和JFET区均采用高能离子注入。P+源区、N+源区的掺杂浓度通常比较高，以形成欧姆接触来抑制寄生三极管，因此其掺杂浓度一般应高于1e19数量级[53]。根据图3-2（a）（b）的杂质分布所示，P+源区、N+源区掺杂浓度处于1e20数量级，深度约为0.2μm，在此情况下可以形成较好的欧姆接触。
Pbase区掺杂浓度的定义是设计MOSFET的关键问题之一。这是因为Pbase区掺杂浓度对器件的阈值电压和击穿电压等静态电学特性均有较大的影响，主要表现在：如果Pbase区掺杂浓度过高，沟道表面难以反型，器件阈值偏高，正向电流特性较差。如果Pbase区掺杂浓度偏低，反向耐压时，Pbase区耗尽区展宽，器件击穿电压会有一定的下降趋势，当Pbase区掺杂浓度过低时，会发生穿通现象，器件耐压能力会出现大幅下降。
在设计中，Pbase区的理想掺杂分布为倒掺杂分布，在靠近器件界面处的沟道位置为较低掺杂浓度，以获得理想的阈值电压；在下方靠近漂移区处为较高的掺杂浓度，以保证器件正常耐压。为了得到有梯度且平缓的注入曲线，Pbase区采用多次离子注入，其中注入剂量影响每次注入的峰值，注入能量影响注入的深度。
如图3-2（c）所示，Pbase区掺杂浓度在表面处约为1e16数量级，体内的掺杂浓度有所提高，最大掺杂浓度可达到1e18数量级，掺杂深度约为1.0μm，在此掺杂分布下，可较好的满足阈值电压和击穿电压的需求。综上，在此后的仿真设计中，P+源区、N+源区以及Pbase区域的掺杂分布均采用以上方案。
3.1.3、JFET区
平面型MOSFET器件存在寄生JFET效应，它对于器件的正向特性和阻断特性均有影响。其中的影响参数主要是JFET区域的宽度以及掺杂浓度，接下来将对于JFET区域有无注入以及宽度进行对比和优化。
JFET区注入的目的是通过增加该区域的N型杂质浓度，减弱JFET区的等效导通电阻值来提高器件的正向电流导通能力。首先需要对JFET区域离子注入的剂量和能量进行确定，由于选取的漂移区掺杂浓度为6e15cm-3，所需的JFET区域掺杂浓度需要高于该值，综合考虑正向特性和阻断特性，将其值设置为1e16cm-3数量级。同时也应合理设计JFET掺杂的深度，如果深度不够，则电流的提升效果不明显，如果深度过深，超过了Pbase区，则会降低击穿电压、增加栅氧化层电场强度，从而降低SiC MOSFET的可靠性。
通过多次离子注入，JFET区杂质分布如图3-3所示，得到的JFET区有效深度约为0.8μm，掺杂浓度约为1e16cm-3，掺杂分布较为均匀。为了研究JFET区的掺杂和宽度对器件静态特性的影响，分析了JFET宽度为1.8μm、2.0μm、2.2μm情况下，有无JFET掺杂的六种不同JFET情况。阻断特性曲线如图3-4（a）所示，可知JFET区域的宽度和掺杂浓度对击穿电压影响不大，最大差值仅为100V。随着JFET宽度的增加，Pbase区对于栅氧化层的屏蔽作用下降，致使其栅氧场强也有所增加，因此对应的击穿电压下降，如图3-4（b）所示。当JFET宽度大于2μm时，Pbase区对栅氧化层的保护作用近似消失，击穿电压不再下降。如图3-5所示为JFET区域注入对Pbase边缘电场强度的影响，根据仿真结果，存在JFET注入的器件，发生雪崩击穿时，由于Pbase区中的耗尽区展宽，Pbase区边缘临界电场强度增加，栅氧电场强度也更高，可承担的击穿电压值更低。
如图3-6所示，器件采用JFET注入时的正向电流能力比未采用JFET注入的器件更强，这是由于JEFT区域注入提供了更高的N型掺杂浓度，使得JFET区的导通电阻更低。随着JFET宽度增加，电流路径更宽，故MOSFET的正向导通能力也有所增加。但是当JFET宽度达到一定时，电子的电流能力不再有明显的提升，这是由于此时器件电流路径已足够宽，器件的导通电阻值也保持一定，不再继续降低。值得注意的是，当JFET宽度为1.8μm时，输出特性曲线呈现了夹断特征，这是由于当JFET区过窄时，Pbase/N-Drift形成的PN结耗尽区相连接，JFET区夹断，电子无法从沟道经JFET区到达漏极，器件无法导通。随着VDS施加的电压增加，JFET区中的电子增加，等效于N型掺杂浓度提高，因此等效的PN结耗尽区变窄，电流通路形成，器件导通。如图3-7可知，在VDS较小时，JFET宽度分别为1.8μm和2.0μm的耗尽线分布，图3-7（a）中存在明显的夹断特征，图3-7（b）中N-drift侧的耗尽线独立未相接，电流路径导通。
由图3-8可以看出，JFET区域的注入与否对阈值电压的影响较小，阈值电压均为3V，此时，即使漏源电压VDS很小（为0.1V），采用JFET区域注入的器件正向电流能力仍强于无JFET注入的器件。综合考虑阻断特性和正向电流特性，JFET区宽度设为2μm，采用离子注入形成JFET区，此时击穿电压为2208V，比导通电阻为4.8 mΩ·cm2，阈值电压为3V。
3.2、终端结构设计
本文设计的SiC MOSFET器件耐压等级为1700V，考虑到工艺难度和结终端效率，器件采用场限环结终端技术。
场限环的目的是通过增加浮空场限环缓解主结处的尖峰电场，以主结部分为基准，场限环逐个向后布置，利用后一个场限环对前一个场限环场强的分担，扩宽了耗尽区，改善了曲率效应，提高了器件的击穿电压[54]。在设计优化场限环结构时，为了简化工艺流程，场限环与Pbase区同步注入，掺杂浓度一致。故设计结终端主要从场限环数量(N)、环间距(Spacing)、环宽(Width)三个方面考虑，并且从节省功率器件外围边缘终端占用空间的角度出发，尽可能减小场限环的总长度。针对常规的平面型MOSFET的耐压等级，仿真设计的场限环结构如图3-9所示。其中，环数设为n，第一个环间距设为S1，第一个环宽设为W1，第n个环的环间距设为Sn，第n个环环宽设为Wn。
3.2.1、均匀间距场限环
在本小节中，场限环结构是均匀环间距结构。设置的初始环宽W为3μm，环数n为25个，环间距S从1.0μm，以0.1μm的增量线性增至2.0μm。如图3-10（a）所示，随着环间距的增长，击穿电压呈现先增加后下降的趋势。当环间距为1.6μm时，击穿电压值达到最高，为2167V。不同环间距的场限环电场强度分布图如图3-10（b）所示，外侧场限环的电场强度随着环间距增加而降低。这是因为当环间距过小时，场限环对于主结的场强分压能力较强，在环数一定的情况下，此时最外侧的场限环电场强度较强，击穿易发生在外侧场限环拐角处，击穿电压较低。当环间距过大时，内侧的场限环对于主结的场强分压能力不够，反向耐压能力下降。当环间距为1.5μm-2.0μm，击穿电压均高于1700V。选取合适的环间距，既要达到更高的终端效率，也要同时满足较小的终端长度，节省器件面积。在均匀场限环终端结构仿真设计中，可选择的环间距为1.5μm和1.6μm。
接下来研究环宽W对击穿电压的影响，选取的环间距为1.5μm，通过图3-11可以看出，当场限环宽度过小时，场限环宽度对提高器件的击穿电压有一定的作用；当场限环宽度达到一定时，击穿电压维持在一定值（2010V），再次增加环宽对阻断电压值影响较小。因此在击穿电压值能达到最高的情况下，选取较小的环宽值可得到较小的终端长度。
通过对均匀环间距场限环设计可发现，从器件耐压条件和电场分布情况可知，以下两种设计均可取得较好的效果：一是当S=1.5μm，W=3μm，击穿电压值可达到2010V，对主结处的电场有较好的分压作用，但是结终端边缘的电场仍存在尖峰电场；二是当S=1.6μm，W=3μm，击穿电压值达到2167V，电场强度分布平缓，相较于环间距为1.5μm，其终端面积更大，从而在同一芯片面积下，有源区面积下降，器件的性能下降。为了进一步优化器件的结终端，本文接下来将采用多区缓变间距场限环结构。
3.2.2、多区缓变间距场限环
多区缓变间距场限环是指将场限环分为多个组（N），同一组内的环间距一致，相邻组之间的场限环环间距以δ为增量缓变增长[55]，即第i组场限环环间距表示为式（3-4）：
根据均匀间距场限环优化参数，选取的环宽为3μm。初始环间距S1分别选取1.4μm、1.5μm、1.6μm。初始环间距S1的选取包括1.4μm是因为：虽然均匀环间距为1.4μm时器件耐压值较低，但这是由于终端边缘场强较高，而采用缓变间距场限环会在一定程度上提高终端长度，故也将环间距为1.4μm作为考虑对象之一。为了保证电场分布的平缓，尽量避免场强在终端方向的突变，因此考虑分组为以下两种情况：一种是每组环数为5个，共有5组，表示为5×5；还有一种是每组环数为4个，共有6组，表示为4×6。接下来将对两种情况进行仿真与分析
3.2.2.1、每组环数×组数：5×5
初始环间距S1分别选取1.4μm、1.5μm、1.6μm，环间距增量δ分别为0.1μm、0.2μm，得到击穿电压如表3-4所示，可以看出当环数和环宽一致的情况下，当S1为1.6μm时，随着环间距增量δ变大，击穿电压反而下降。根据图3-12所示的电场强度分布图，可知随着δ增大，后端的场限环无效，对主结失去保护作用，且前端的场限环环间距过大，电压分担作用减弱，故击穿电压下降，因此不再考虑以1.6μm为初始环间距的缓变终端结构设计。
由图3-13可以看出，当S1为1.4μm、1.5μm时，随着环间距增量δ变大，击穿电压也增大。其中当S1为1.4μm，缓变环间距终端结构的击穿电压显著提高：主结处的电场强度更高，外侧电场强度更低，电场强度分布更平缓。根据击穿电压值和场强分布图，选取的终端参数为（1）S1=1.4μm /δ=0.2μm；（2）S1=1.5μm /δ=0.1μm。
3.2.2.2、每组环数×组数：4×6
参考前两节，初始环间距S1分别选取1.4μm、1.5μm，环间距增量δ分别为0.1μm、0.2μm，得到击穿电压如表3-5所示，可以看出当环宽和初始环间距一致的情况下，随着环间距增量δ变大，击穿电压增加。同样当S1为1.4μm，与环间距相同的均匀环间距终端结构相比，缓变环间距终端结构的击穿电压明显提高。电场强度分布图如图3-14所示，当环间距增量δ相同，S1越大，对主结的电场承担减小，主结处的电场强度更高，外侧电场强度更低；当初始环间距S1相同，δ越大，则电场分布越平缓，最外侧更不容易产生尖峰电场，电场强度分布更平缓。根据击穿电压值和场强分布图，选取的终端参数为（1）S1=1.4μm /δ=0.2μm；（2）S1=1.5μm /δ=0.2μm。
在终端设计中，还需考虑终端长度，这是由于如果终端面积较大，在同一芯片面积下，有源区面积将会下降，从而器件的性能下降。多区缓变场限环设计的终端长度如式（3-5）所示：
其中，终端总长度设为LTermination，场限环个数设为n，场限环组数设为N。最终各个终端结构所得的终端长度如表3-6所示：
两种终端设计方案中的器件击穿电压值相差不大，且均满足器件耐压需求，因此在确认场限环参数时，主要从电场强度分布曲线图和场限环长度进行分析。从电场强度来看，为了得到电场分布更为平缓的结构，5×5组选取了（1）S1=1.4μm/δ=0.2μm；（2）S1=1.5μm /δ=0.1μm，4×6组选取了（1）S1=1.4μm /δ=0.2μm；（2）S1=1.5μm /δ=0.2μm。从场限环长度来看，4×6组的场限环长度更短。综上，选取的终端结构为，场限环分为6个组，每个组有4个场限环，环宽均为3μm，初始环间距S1为1.4μm，随后环间距以0.2μm的增长速度缓慢增长，得到击穿电压为2180V。相同掺杂浓度和厚度条件下，理想的平行平面结击穿电压为2210V。因此，与理想平行平面结相比，终端效率高达98%。
3.3、深槽P+源极结构设计
研究表明雪崩击穿时，碰撞电离产生的热空穴会在电场的作用下注入到JFET区域上方的栅极氧化物中，引起器件性能的退化，降低了SiC MOSFET的可靠性和寿命[56]。为了提高器件的抗雪崩能力，本文提出了深槽P+源极MOSFET结构，新结构与常规的平面栅MOSFET的漂移区掺杂浓度和厚度一致，但增加了其P+源区的注入深度（Dtrench），形成深槽的P+源极结构。首先由于离子在SiC中扩散系数较低，无法采用硅基器件常用的扩散法，再者缺乏高能（MeV）离子注入机，故P+源极直接实现深注入不现实，因此选择在P+源区上方先刻蚀槽再进行离子注入，深槽P+源极器件结构如图3-15所示。
相比于平面型MOSFET，深槽P+源极型发生雪崩击穿时，击穿点除了在Pbase/N-Drift拐角处，还可能出现在P+源极下方，击穿点的位置和沟槽深度（Dtrench）有关。当Dtrench增加到一定时，击穿电压由位于P+源区下方的Pbase区和N-漂移区形成的PN结承担，由于P+源区存在刻蚀沟槽的缘故，Pbase相对平面型结构更窄，甚至在反向耐压时完全耗尽，因此击穿点位于P+源区下方时的击穿电压小于Pbase/N-Drift的击穿电压，击穿首先发生在P+源区下方的PN结处，雪崩击穿位置将从Pbase/N-drift拐角处转移至P+源区下方，雪崩电流从漏极通过最短路径从P+源极流出。
对于深槽P+源极MOSFET，除P+源极深度外，其他参数和上一节确定的平面型参数一致，针对P+源极的刻蚀深度进行设计优化。随着P+源区深度Dtrench增加，器件的击穿电压呈现下降趋势，其中当Dtrench为0.6μm时，深槽P+源极MOSFET的耐压值和平面型MOSFET的耐压值几乎一致，为2208V。当Dtrench继续下降时，击穿电压值小于平面型结构，且呈现逐步降低的趋势。其中Dtrench为0.8μm时约为2000V，Dtrench为1.0μm时约为1800V，均满足SiC MOSFET设计耐压需求，如图3-16所示。
当耐压值分别为2000V/1800V时，由击穿电压计算表达式（2-11），发现击穿电压值与漂移区参数不符合。根据PN结的工作原理可知，空间电荷区为中性区，即正电荷量与负电荷量相等，如表达式（3-6）所示为[57]：
其中Q为电荷量值，A为电流垂直经过的面积，xp/xn分别为p型/n型杂质的耗尽区宽度，NA/ND分别为p型/n型杂质的掺杂浓度。根据掺杂浓度和击穿电压值，计算可知Dtrench从0.8μm下降至1.0μm时，击穿电压下降了200V，由式（2-9），则漂移区的耗尽区厚度减小了2μm，根据式（3-6）计算可知Pbase区的耗尽区宽度差约为0.2μm。由于P+源极的槽深的差值为0.2μm，则位于P+源极下方的Pbase区的厚度也减小了0.2μm，与耗尽区宽度差值一致，验证可知与预期的击穿时发生了Pbase区穿通情况相符。因此，采用深槽P+源区结构，且当深度大于等于0.8μm时，漂移区未完全耗尽，此时发生了Pbase区穿通现象。
根据图3-17可知，随着P+源区深度Dtrench增加，电场强度和电流路径发生了转移。当Dtrench为0.6μm时,电场强度最大值处于Pbase区拐角处，电流路径也流经此拐角处，因此击穿点处于Pbase/N-Drift拐角处，与平面型的一致。当Dtrench继续增加时，击穿电压值小于平面型的，这是由于当P+源区深度达到一定时，P+源区下方形成的PN结由于Pbase区较窄造成了PN结穿通，峰值电场部分转移至P+源区的拐角处，电流从Pbase/N-Drift拐角处转移至P+下方，相较于平面型MOSFET，深槽P+源极结构的耗尽区更窄，因此器件更易击穿，击穿电压下降。当Dtrench为1μm时，击穿电压继续下降，根据曲率效应可知，当Dtrench值较大时，Pbase区对P+源区的保护作用减弱，迫使P+源区拐角处的电场强度最大，电流路径转移到了P+源区的拐角处，耐压值进一步降低。因此在下文对比研究UIS特性时，选取的深槽P+源极结构的沟槽深度为0.8μm，其他参数和平面型结构一致。
3.4、动态雪崩失效机理
UIS测试电路如图3-18所示，被测试器件（DUT）为前两节设计的平面型MOSFET和深槽P+源极型MOSFET。通过在栅上施加电压脉冲以控制器件的开启和关断，将栅极所加的电压值记作VGS，栅极高电平时间即器件的开启时间记作ts。采用一定的步长逐步增加ts以改变雪崩峰值电流，当ts达到一定值时，存储在电感中的能量经器件释放并造成待测器件的失效，计算可得器件所能承受的最大雪崩能量Eav。本节分别研究了两种结构的UIS特性，探究了深槽P+源极型MOSFET对栅氧可靠性和器件的抗雪崩能力的影响。
3.4.1、仿真模型
热容值的瞬态计算是与晶格温度相关的函数，采用模型如下：
3.4.1.2、导热系数
导热系数k与材料和温度有关，在本次仿真设计中采用以下模型：
3.4.1.3、热边界条件
求解晶格热流方程时，至少需要指定一个热边界条件。可以为外部边界（可能与电极重合）或器件内部的电极指定Dirichlet边界条件，表达形式为：
3.4.1.4、电离碰撞系数
电离碰撞系数与成分、温度和电场均有关系。SiC材料具有各向异性，其电离碰撞系数与晶格温度的关系如下：
由电子引起的电离碰撞系数因子：
3.4.2、电学参数对UIS特性的影响
主要研究不同电学参数对于器件UIS特性的影响，包括电感L、栅极电压VGS和栅极电阻RG。首先，分析了不同电感负载L的影响，研究了在不同电感负载情况下峰值雪崩电流和单次雪崩能量的大小；其次探讨了栅极电压的改变对SiC MOSFET结构抗雪崩能力的影响；最后研究了栅极开启速度对UIS特性的影响。
3.4.2.1、电感负载L
当SiC MOSFET的栅极开启且施加的栅极高压的时间（ts）相同时，器件导通，电压源向负载电感L充电，电流缓慢增长。不同的电感下，电流增长速度不同，电感值越高，电流增长速度越慢，其峰值雪崩电流越低，如图3-19（a）所示。根据式（2-12）可知，峰值电流与电感为线性负相关。因此，当电感值分别为0.5mH、1mH、2mH时，得到的峰值电流密度分别为1190A/cm2、603A/cm2和309A/cm2。
在栅极关断的同时，漏源电压VDS迅速增长，其雪崩电压值VB均为2350V。其中，当电感值为1mH和2mH时，器件正常关断，漏源电流下降为零，根据式（2-14）可知，电流下降时间（tav）一致。当电感值为0.5mH时，器件发生UIS失效，电流下降一段时间后再次上升，故其雪崩电压值维持时间较另外两种情况更短。器件的晶格温度也随着电感值的降低而增高，未发生UIS失效的情况下，器件的温度在漏源电流下降为零后呈现下降趋势，而发生UIS失效的器件的晶格温度在一定时间内维持1750K，且随着温度的增加，漏源电压在雪崩失效期间的上升更为明显，如图3-19（b）所示。
为了进一步研究电感负载对UIS特性的影响，设定了额定的单脉冲雪崩能量（Eav=3.7J/cm2）。在不同电感负载情况下，通过逐渐增大栅极驱动脉冲宽度，直至器件达到指定的雪崩能量值，以得到不同电感负载的UIS曲线。当电感负载值改变时，可以得到不同瞬态雪崩电流波形，如图3-20（a）所示。在同样的雪崩能量情况下，电感负载较小时（L=0.2mH），器件已发生UIS失效，而其余情况器件均正常关断。这是由于较小的电感负载会产生大电流，温度迅速上升导致热量集中，器件单位面积产生的功耗也更大，从而器件更易发生失效，如图3-20（b）所示。
图3-21展示了不同电感值的测试电路对峰值雪崩电流和器件抗雪崩能力的影响。随着电感增大，器件的单次雪崩能量基本维持一定值（4.0 J/cm2），而峰值雪崩电流值则随之下降。根据式（2.14）和式（2.17）得：
由式（3-13）可知，当电感L变小时，由于器件雪崩能量不变，故其雪崩峰值电流上升。此外，在Si基MOSFET的UIS测试中，如若测试电感值较低时，漏源电流值较大，因此Pbase区电阻产生的压降也较高，从而由N-Drift/Pbase/N+源区形成的寄生双极型晶体管（BJT）导通，器件失效。此失效模式通常先于热失效，因此能承受的单次雪崩能量更低。在本小节中，当L为0.2 mH时，电流密度高达1467A/cm2，虽然雪崩能量略低于大电感负载情况，然而电流路径经过Pbase区从P+源极流出，未经过N+源极，表明寄生BJT发射极与基极间的PN结并未导通，故排除了SiC MOSFET中寄生晶体管开启这一失效模式[59]。
3.4.2.2、栅极电压VGS
在本小节中主要探究器件关断阶段，栅极施加的低电平对UIS特性的影响。图3-22所示为栅极高电平时间为60μs时，不同栅极低电平对于漏源电流、漏源电压的影响。可以看出当VGS=0V时，峰值雪崩电流密度达到646A/cm2，栅极关断后电流先下降随后上升，发生了UIS失效。在相同的测试条件下，将栅极低电平变为VGS=-5V，由于栅极高电平时间一致，故峰值雪崩电流一致。此时，漏源电流下降至零，雪崩过程结束，器件顺利关断，未发生UIS失效。因此，在VGS=-5V条件下器件要发生UIS失效，则需要更高的峰值雪崩电流，即需要更大的雪崩能量。
电子电流密度分布
图3-23显示了当VGS=-5V时，待测器件发生UIS失效时的曲线。此时栅极维持高电平时间为63μs，达到的峰值雪崩电流密度更高（679 A/cm2）。根据式（2-16）可得，VGS为0V和-5V的雪崩能量分别为4.2 J/cm2和4.4 J/cm2，可以看出，负关断栅极电压VGS使器件的雪崩耐受能力略有提高。
针对负栅极低电平能够提高抗雪崩能力，研究了器件在雪崩击穿过程中的电流路径，分析了栅电压对UIS特性的影响因素。图3-18为雪崩过程中的电流密度分布图，其中图3-24（a）为器件在雪崩击穿发生的初始时刻的总电流密度分布图，图3-24（b）为器件在雪崩击穿过程快要结束时的总电流密度分布图。可以看出在雪崩击穿阶段，电流从体二极管逐渐向沟道转移。因此，到雪崩击穿后期，电流在N+源区正下方的沟道和Pbase区中流动，图3-25进一步展示了此时的电流分布情况[60]。图3-25（a）为空穴电流密度分布，这是体二极管发生雪崩击穿，产生的空穴通过Pbase到达源电极，形成空穴电流。图3-25（b）所示为电子电流密度分布，这是MOSFET工作而产生的电子电流，雪崩过程中器件处于大电流高电压的情况下，晶格温度增高，导致沟道误开启，则在关断时采用负栅极电压可以更有效地延迟或避免器件沟道的误开启。因此，在其余测试条件相同的情况下，采用负栅极电压关断时，需要更长的栅极高电平时间，得到更高的峰值雪崩电流才会导致UIS失效，从而器件的最大雪崩能量更大。
3.4.2.3栅极电阻RG
研究不同栅极电阻的测试电路对峰值雪崩电流、器件抗雪崩能力以及晶格温度的影响，可以看出，所有曲线完全重合，如图3-26所示。故栅极电阻值较小时（小于30Ω），对于UIS仿真结果完全没有影响，其功能为保护电路。
3.4.3 UIS特性研究
根据3.4.2节可知，UIS仿真研究中采用的参数为：栅极电阻RG设为10Ω，电感L设为1mH，电压电源Vdd设为200V。仿真最开始时，MOSFET关断，关断时长t1设为50μs。接着栅极施加正压，设置栅压为20V，器件开启，经过ts后，栅极电压由高电平转换为低电平，随后保持低电压，低电平时长为t2。值得注意的是，t2时长不应过小，否则无法得到完整的SiC MOSFET失效过程。
3.4.3.1、常规SiC MOSFET器件
为了研究常规的平面型SiC MOSFET器件的UIS特性，主要从两个方面入手，一个方面是研究器件在UIS过程中的曲线规律，如漏源电流、漏源电压和晶格温度随时间的变化。另一个方面是研究平面型MOSFET在雪崩过程中的各项物理参数分布图，为后续分析提供基础。
T与时间t的关系曲线；其中，小图为红圈部分的放大图
从图3-27可以看出，随着ts增加，电流峰值增大，最高晶格温度提高。在器件关断瞬间，漏源电压VDS迅速上升，器件雪崩击穿电压值达到2350V。当设定的ts值不大于58μs时，漏源电流IDS线性减小至零，器件的雪崩击穿过程结束。VDS由于电路电感等杂散参数而产生一定的震荡，随后逐渐恢复到母线电压200V，器件安全关断。
当设定的ts值大于58μs时，SiC MOSFET发生UIS雪崩失效，IDS在器件关断后线性下降，然后在某一时刻，器件失效，栅极失去了控制器件开启或关断的能力，IDS以一定的速率再次增长。由于器件失效，逐渐增加的电流流经器件，源漏两端的电势差也逐渐下降，因此VDS经过一段时间下降至0V。随着ts的增大，峰值电流也随之增大，最高晶格温度达到1600K。取ts为58μs作为UIS失效的临界点，单次雪崩能量为4.29 J/cm2。
当栅压加压时间为58μs时，在电流下降过程中的电场强度分布、电流密度分布、碰撞电离率以及晶格温度分布如图3-28所示。可以看出在发生雪崩击穿时，最大电场强度处于Pbase拐角处，电流主要从漏端通过N-漂移区经过Pbase拐角，最后从P+源区流出。最大碰撞电离率集中在Pbase拐角处，电离碰撞产热，与器件的晶格温度相关，因此可看到最高晶格温度也主要集中在漂移区中央。
3.4.3.2、深槽P+源极型SiC MOSFET器件
针对SiC MOSFET器件的UIS特性，考虑现有SiC MOSFET制造工艺技术以及UIS对器件可靠性的影响，基于转移雪崩电流路径的思想，通过减少雪崩过程中栅氧化层中热载流子的注入来减小SiC/SiO2的界面态密度，本文提出了一种深槽P+源极MOSFET结构作为改进结构，通过研究改进型MOSFET的结构特点，获得不同物理结构和电路参数对其UIS特性的影响。
在栅压关断时，深槽P+源极型MOSFET的漏源电压VDS瞬间迅速上升至器件雪崩击穿电压值2150V。当设定的ts值不大于60μs时，漏源电流IDS线性减小至零，器件的雪崩击穿结束。VDS迅速下降，经过一定的振荡后逐渐恢复到Vdd，器件安全关断。当设定的ts值大于60μs时，SiC MOSFET发生UIS雪崩失效：IDS在器件关断后下降，产生的雪崩能量超过器件的承受范围，器件失效，栅极失去了控制器件的能力，IDS以一定的速率再次增长。由于器件失效，逐渐增加的电流流经器件，源漏两端的电势差也逐渐下降，因此VDS经过一段时间下降至0V，如图3-29（a）（b）所示。
当栅极加压时间为60μs，器件临界UIS失效，在电流下降过程中的电场强度分布、电流密度分布、碰撞电离率以及晶格温度分布，如图3-30所示。可以看出发生雪崩击穿时，相较于平面型MOSFET，峰值电场主要集中在Pbase拐角处和深槽P+源极拐角处，这是由于该突出的部分存在曲率效应。电流从Pbase拐角处转移至深槽P+源极源区下方，避免了横向流经Pbase区后经P+源区流出的电流路径。最大碰撞电离率集中在两端P+源区，电离碰撞产热，晶格温度上升，因此最高晶格温度也主要集中在两端P+源区。如图3-29（c）所示，随着ts增大，Iav增大，晶格温度T也随之增大，当达到UIS失效情况时温度可达1520K。综合分析可知，当栅极加高压时间为60μs时，改进结构处于临界UIS失效情况，单次雪崩能量为4.50 J/cm2。
通过对比两种结构的击穿位置，发现深槽P+源极结构有效转移了电流路径。观察其UIS仿真曲线随栅压时间的变化，并计算两种结构的单次雪崩能量。由仿真结果可知，平面型MOSFET在栅极加压58μs后发生UIS失效，深槽P+源极型MOSFET在栅极加压60μs后发生UIS失效。由于器件的耐压等级一致，外部电路参数一致，峰值电流与所加栅压时间正相关，因此根据式（2-17）计算可得，平面型和深槽P+源极型雪崩能量Eav分别为4.29 J/cm2和4.50 J/cm2，改进结构将单次雪崩能量提高了5%，提升效果不明显。根据第二章调研可知，MOSFET器件的雪崩击穿机理有二：一是大电流高电压情况下结温升高，发生热击穿；二是由N-Drift/Pbase/P+源极形成的寄生晶体管开启导致器件击穿，且该失效模式先于热击穿发生。在本节中，深槽P+源极型结构的单次雪崩能量与平面型MOSFET的相差不大，且从图3-28（b）可以看出，电流路径经过Pbase区从P+源极流出，未经过N+源极，表明寄生BJT发射极与基极间的PN结并未导通，因此可以排除SiCMOSFET中的寄生BJT在雪崩过程误开启的这一种UIS失效模式。通过分析两种结构的最高晶格温度可看出，晶格温度均高于SiC材料的本征晶格温度（约为1500K），推测此时的失效模式为体二极管承受雪崩耐压，随着晶格温度升高，发生热失效[61]。
3.4.4、动态雪崩失效对比分析
根据调研发现，SiC MOSFET的氧化物/半导体界面质量较差，SiC/SiO2的界面电荷比Si/SiO2大约高两个数量级。当SiC MOSFET器件长时间在高栅压应力条件下工作，位于SiC/SiO2交界处附近的氧化层陷阱容易俘获热载流子，增大了SiC/SiO2界面态密度，因此雪崩击穿过程中，SiC器件栅氧化层的可靠性问题亟待解决。
在本节中考虑当SiC MOSFET器件处于多次重复UIS测试时，器件的SiC/SiO2界面陷阱中存在热载流子俘获效应，SiC/SiO2界面态密度增大。在上一节可以看出，雪崩击穿时，深槽P+源极型结构（改进型）MOSFET结构有效转移了雪崩击穿点，电流不再经过Pbase/N-Drift拐角处，而是从漏极流经P+源极下方再从P+源极流出。接下来以平面型SiC MOSFET结构作为对比，研究长时间工作在高栅压应力条件下，改进型SiC MOSFET的UIS特性以及该结构对栅氧化层的保护作用。
改进型MOSFET结构通过转移雪崩击穿点转移了电流路径，从而有效地减小了雪崩击穿过程中的热载流子注入，降低了SiC/SiO2的界面态密度。由于难以对动态过程中的陷阱俘获与释放进行仿真，因此参考了国内外学者的处理方法，在仿真中采用添加界面态密度的方法[63]。根据两种结构的氧化层陷阱对热载流子的俘获作用不同，在对比实验中，深槽P+源极结构的界面态密度值为5e11cm-2，平面型结构的界面态密度值为1e12 cm-2。当选取的栅极施加高压的时间为60μs时，两种结构均发生UIS失效，分别研究两种结构在有界面态和没有界面态情况下的UIS特性。由图3-31可以看出，电流曲线均呈现失效特性，在同一结构中，添加界面态的电流抬起值更高，可以推断出器件失效时刻更早，雪崩能量更低，抗雪崩能力更弱。在晶格温度曲线中可以看出，平面型的温度约为1600K，高于深槽P+源极型的晶格温度。
为了研究深槽P+源极结构的抗雪崩能力和栅氧可靠性问题，接下来研究不同结构分别在不同界面态时的UIS特性。图3-32（a）为器件均未添加界面态时，临界UIS失效情况下的漏源电流和漏源电压随时间变化的曲线，在上一小节中已经详细讨论，平面型的和深槽P+源极型选取的ts分别为58μs和60μs。图3-32（b）为器件有界面态时，在UIS临界失效情况下的漏源电流和漏源电压随时间变化的曲线，界面态情况与前面设定一致。具有界面态的平面型和深槽P+源极型结构施加的栅极高电压分别为55μs和58μs时，SiC MOSFET器件达到临界UIS失效。
图3-33为两种结构具有不同界面态的晶格温度曲线，可以看出，未添加界面态的晶格温度略高于添加了界面态的晶格温度。
为了更准确地对比器件的抗雪崩能力，通过式（2-17）分别计算出单次雪崩能量，结果如表3-7所示。同一种结构，存在界面态的SiC MOSFET器件的单次雪崩能量更低，峰值雪崩电流更低；同一种界面态状态，深槽P+源极型结构抗雪崩能力更强，峰值雪崩电流更高，如图3-34所示。需要注意的是，临界UIS失效时，无界面态的平面型和有界面态的深槽P+源极型的ts均为58μs，因此峰值雪崩电流密度一样，然而由于结构特点，深槽P+源极型雪崩击穿电压（VB）略低于平面型的VB，因此雪崩能量也略低于平面型的雪崩能量。
多次重复UIS测试时，器件SiC/SiO2界面陷阱容易俘获热载流子，本文提出的深槽P+源极型MOSFET结构能够有效地转移雪崩击穿点，减小雪崩击穿过程中的热载流子注入，降低了SiC/SiO2的界面态密度，因此接下来研究了改进型MOSFET对提高器件栅氧可靠性的能力。
图3-35展示了平面型和深槽P+源极型SiC MOSFET分别为无界面态、界面态密度分别为5e11cm-2和1e12 cm-2的碰撞电离系数，取值点分别距离SiO2/SiC界面0.9μm和1.9μm，位于器件的最大碰撞电离率处。可以看出，同一结构中，界面电荷密度越高，电离碰撞越集中，主要发生在Pbase拐角处。相同界面电荷密度时，深槽P+源极结构的碰撞电离分布曲线集中在P+源区下方，且碰撞电离率明显低于平面型，故其发生UIS失效时晶格温度也更低。
平面型和深槽P+源极型SiC MOSFET具有不同界面态密度时的栅极氧化层电场强度如图3-36所示，图中所示为距离SiO2/SiC界面0.01μm处的栅氧电场强度。可以看出，同一结构中，界面电荷密度越高，栅氧化层承受的电场强度越高，栅氧化层更容易受破坏，器件更容易发生UIS失效。相同界面电荷密度时，深槽P+源极结构的栅氧化层电场强度明显低于平面型。在多次重复UIS测试情况下，即平面型和深槽P+源极结构的界面态分别为1e12 cm-2和5e11cm-2时，平面型的栅氧化层电场强度远大于深槽P+源极型，证明了改进结构对栅氧化层的保护作用，为器件的雪崩鲁棒性研究提供了基础。
SiC MOSFET器件实验与测试
4.1、工艺流程与版图设计
本章节在第三章对平面型SiC MOSFET和深槽P+源极型SiC MOSFET两种器件结构的静态特性和动态特性进行仿真分析的基础上，对制备工艺流程进行了设计。流片采用了厚度14μm，掺杂浓度6e15cm-3的4H-SiC外延片。由于平面型和深槽P+源极型的工艺流程相差不大，只是针对深槽P+源极型还需额外考虑沟槽刻蚀的问题。因此根据目前的工艺条件，制定了深槽P+源极型SiC MOSFET器件的主要工艺流程，如图4-1所示。
其中器件工艺流程简要分为以下几个步骤：
（1）晶圆清洗并进行标记刻蚀；
（2）Pbase区掩膜注入，其中多区缓变场限环与Pbase区注入条件一致，故采用同时注入；
（3）P+源区沟槽刻蚀；
（4）N+源区、P+源区和JFET区掩膜注入，离子注入后退火激活；
（5）栅氧生长，多晶硅淀积刻蚀形成栅极；
（6）层间介质淀积并开孔；
（7）依次形成正面及背面的欧姆接触；
（8）正反面金属加厚；
（9）PI胶固化并开孔。
器件结构参数的设计与工艺流程已经确定，使用Ledit软件进行了1700V SiCMOSFET器件版图的绘制，如图4-2所示。芯片尺寸为3×4mm2。版图元胞为条形元胞，终端采用场限环结构。
4.2、SiC MOSFET的电学特性测试
图4-3为MOSFET芯片的光学显微照片和TO-247封装样管。图4-3（a）上方部分为SiC MOSFET的Gate极，两边为Source极，背面为Drain极。
4.2.1、阻断特性
图4-4所示为器件的阻断特性曲线，SiC MOSFET器件的击穿电压为1850V，此时的漏极泄漏电流小于1μA，满足器件1700V的设计要求。相较于理想平行平面结的击穿电压，结终端效率为84%。实际测试的器件耐压值略低于仿真值，这是由工艺条件的偏差引起的，场限环未完整地发挥分担主结电场强度的作用。
4.2.2、转移特性
图4-5所示为器件的转移特性曲线，测试条件为VGS=VDS。漏极电流为100μA时，阈值电压为3V。根据2.1节可知，测试所得的阈值电压值是较为理想的值。在保证了阈值电压不会因为过高而使沟道难以开启的同时，也避免了当阈值电压过低时而发生误开启的情况。
4.2.3、输出特性
如图4-6所示为器件的输出特性。栅极电压从0V扫描到22V，漏极电压从0V扫描到10V。当VGS=22V，VDS=2.5V时，漏源电流IDS为15A，此时的比导通电阻为16.7mΩ•cm2。
4.2.4、栅极泄漏电流
图4-7为1700V/15A SiC MOSFET器件的栅极泄漏电流测试曲线。测试条件为VDS=0V，将栅源电压VGS从0V逐渐增加至20V，栅极漏电流Igss最大值仅为0.5nA，表明器件栅极具有良好击穿特性。
4.2.5、寄生电容
图4-8为功率MOSFET的寄生电容示意图，主要分为栅源之间电容CGS，栅漏之间电容CGD，漏源之间电容CGS。其中，CGD也称为反向传输电容、米勒电容。
图4-9给出了SiC MOSFET器件的寄生电容测试曲线，测试条件为VGS=0，f=1MHz，VDS从0V逐渐增加到800V，MOSFET的电容随着漏源直流偏置电压非线性变化。当漏源电压VDS为800V时，Ciss为1.5 nF，Coss为71.5 pF，Crss为17.9 pF。寄生电容随着漏源电压VDS的增加而减小，其中，输出电容Coss和反向传输电容Crss下降速率明显快于输入电容Ciss。这是由于MOSFET的寄生电容主要由两部分组成：一是氧化物相关电容，其值与漏源偏置电压无关，为CGS；二是衬底耗尽层相关电容，其值与漏源偏置电压相关，为CDS和CGD。当电压增加时，耗尽层扩展，耗尽层电容减小，因此与耗尽层相关的电容CDS和CGD会随外加电压的增加而减小。因此输出电容Coss和反向传输电容Crss随着栅漏电压增加而减小，而输入电容Ciss中CGS比重更大，因此随栅漏电压变化很小。
CGD是功率器件设计中需要考虑的关键电容。当栅极电流给CGS充电达到一个平台后，随后给CGD充电，在这个充电过程中栅源电压VGS保持不变，达到米勒平台。如果充电过快会导致米勒震荡，而充电过慢也会导致过大的开关损耗。因此合理的电容大小是解决米勒平台的关键参数。
4.3、本章小结
本章主要对1700V SiC MOSFET进行工艺流程和版图设计，基于国内SiCMOSFET工艺制造平台完成了流片实验芯片封装成TO-247分立器件后进行了测试验证。第一部分主要是简要描述了深槽P+源极型和平面型的SiC MOSFET的工艺流程，完成了版图绘制。第二部分主要完成了部分电学特性的测试，其中当VGS=22V，VDS=2.5V时，漏源电流IDS为15A，比导通电阻为16.7mΩ•cm2；阈值电压为3V；击穿电压为1850V，结终端效率为理想平行平面结的84%。器件的静态电学特性测试值基本满足了1700V SiC MOSFET器件的设计要求。
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