摘要

译:在过去的十年中，因其优越的性能，先进的高压（3.3-15kV）SiCMOSFET已被开发用于未来的中压变换器。为了更好地理解这些器件的操作极限和潜力，本文基于提出的线性化分析开关损耗模型评估了高压SiCMOSFET的Imax-fsw-dv/dt权衡（在特定开关频率和定义的开关速度下的最大电流承载能力）。其中，作为参考的高压SiCMOSFET由Cree制造，并结合文献中的数据进行尺度化处理。

1引言

译:高压（HV）单极碳化硅（SiC）MOSFET（3.3-15kV）是未来能源转换和传输系统中，包括铁路、高压直流（HVDC）、灵活交流传输系统（FACTS）和中压驱动器[1]-[11]的有吸引力的开关。由于其高阻断电压能力，中压电压源变换器可以采用简单的两电平拓扑结构。与高压双极硅器件相比，这些单极器件表现出更快的开关速度，特别是关断速度，一颗15kVSiCMOSFET（12kV，10A）可实现高达125V/ns（开启）和70V/ns（关断）的dv/dt[9]。然而，这些单极器件也具有相对较高的导通损耗，这显著限制了其电流处理能力，因为总损耗，即导通损耗和开关损耗，必须不超过器件的最大功率耗散能力。为了提高最大电流处理能力Imax，必须通过降低工作开关频率fsw或提高开关速度dv/dt来减少开关损耗。然而，随着dv/dt值的提高，电磁干扰（EMI）滤波器、磁性元件和电机隔离的设计变得更加困难，从而导致成本增加。因此，需要分析Imax-fsw-dv/dt的权衡，以研究高压SiCMOSFET应用的极限，并探索如何充分利用这些器件的潜力。目前，在[8]中仅讨论了Imax-fsw的权衡。

为了全面分析高压碳化硅MOSFET的Imax-fsw-dv/dt权衡，首先需要其特性参数。这需要对所选器件在不同击穿电压下的特性进行参数标度，以消除对特定器件设计的依赖，并得出一般性结论。此外，还需要一个可扩展的、通用的、简单的开关损耗模型，该模型是dv/dt的函数，以考虑dv/dt的影响，并评估这些器件在宽工作电压范围（3.3-15kV）下的性能。

分析模型能够快速评估不同半导体技术之间的对比，并提供对开关过程的物理洞察[12]，[13]。因此，许多研究尝试为带箝位感性负载的功率MOSFET推导准确的分析开关损耗模型[12]-[19]。如果在模型中考虑MOSFET本征电容和寄生电感的非线性，动态开关行为可以用一组耦合的非线性微分方程来描述[14]。因此，需要进行简化以获得开关转换的闭式解析解。[15]中的损耗模型基于假设，在开通转换期间电流上升完成后，漏极电压开始下降，从而提供了一个简单的解析解。然而，该模型忽略了寄生电感。[16]采用分段线性近似，将所有线性化的寄生元件纳入模型中，而无需使用[12]，[13]，[17]中的复杂解析方程。然而，关断转换未区分[18]，[19]中讨论的两种不同情形。为解决这些问题，本文提出了一种综合分析开关损耗模型，该模型基于[15]中的电压和电流波形平移假设，[16]中的分段线性近似以及[18]中的分离关断情形。所提出的分析模型提供了简单的闭式解析解用于开关损耗计算，无需迭代过程，并且所需参数可以从数据手册中提取。

本文的结构如下。第二部分通过开关转换分析推导了分析型开关损耗模型。第三部分介绍了最新高压硅碳化硅MOSFET的参数缩放及热极限。基于这些参数、极限以及所提出的开关损耗模型，在第四部分通过若干图表详细分析了最大电流、开关频率和dv/dt的权衡关系。最后，第五部分总结了结论。

2、提出的分析开关损耗模型

译:在下文中，根据若干假设并通过逐步开关转换分析，推导出所提出的开关损耗模型的解析表达式，并相应地描绘了典型的开关波形。

2.1假设

译:针对SiCMOSFET的提议线性化解析开关损耗模型假设使用SiCMOSFET和SiC肖特基二极管对的硬开关升压斩波器［8］,［14］（图1a），线性化MOSFET开关波形如图1b和2a所示。模型假设如下：

A1、考虑了一个线性化的MOSFET模型，该模型包括三个恒定的本征电容（Cgs、Cgd、Cds）和开关回路中的两个集中寄生电感（Ld、Ls）。在饱和模式下，假设一个线性化的由栅-源电压vgs控制的沟道电流ich模型，具有恒定的跨导gm，即ich=gm·(vgs−Vth)。开关波形也进行了线性化处理，振荡期间除外（在图2b中的ZVS关断场景的区间70）[16]。假设温度恒定，因此所有MOSFET参数都是常数。

A2、在导通过渡期间（图1b），当ich=IL时，漏源电压vds开始下降；在关断过渡期间（图2），当vds=Vin时，沟道电流ich开始下降。

A3、假设DC电压Vin恒定，并且感性负载电流IL恒定。

A4、假设理想的双极栅电压Vg，升降时间可忽略不计。

A5、假设理想的SiC肖特基二极管，没有反向恢复效应，具有结电容CD（图1a），正向压降可忽略。

A6)假设MOSFET本征电容的充放电是无损的。因此，开关损耗由ich与vds之间的重叠决定。

2.2开启转换

译:图1b说明了导通开关转换的4个时段，以下将进行讨论。在导通转换开始时，MOSFET处于关断状态，因此肖特基二极管D承载整个负载电流IL，并且vds=Vin。

间隔1-导通延迟时间：在t0时，根据假设A4，栅极电压从VEE(≤0)跳变到VCC，因此输入电容Ciss=Cgs+Cgd开始充电。MOSFET在vgs达到阈值电压Vth之前保持关断状态，同时满载电流仍通过二极管D导通。在此时间间隔中不会产生开关损耗。

间隔2-电流上升时间：在t1时，vgs=Vth，因此MOSFET通道开始导通负载电流。该间隔在MOSFET导通全部负载电流时结束，相应的栅极电压称为米勒电压（用于导通），由（1）给出，其中实际通道电流Ich(on)在间隔3中求解。假设在此间隔内栅极电流Ig2恒定，则电流上升时间tri可由（2）推导。根据假设A1，恒定的栅极电流Ig2可由（3）计算。此外，由于Ld和Ls上的电压降，本间隔的恒定漏源电压Vds2会降低，如（4）所示。注意，基于恒定电流Ig2和恒定电压Vds2，导通电流斜率在间隔2中相等，如（5）所示。

间隔3-电压下降时间：在t2时，负载电流已经完全从二极管D转移到MOSFET，因此MOSFET的输出电容Coss开始放电，vds逐渐减小，而肖特基二极管的结电容CD开始充电，vcd逐渐增大。公式(6)中给出的恒定栅极电流Ig3对Cgd进行放电，因此电压下降时间tfv可以通过公式(7)推导。由于Coss的放电电流Ioss和CD的充电电流Icd，沟道电流可通过公式(8)计算。因此，可求解间隔2中的Vmil(on)、tri和Ig2。结合公式(1)及(6)-(8)，间隔3中的开通电压变化速率dv/dt（绝对值）可以通过公式(9)计算。该间隔在vds=0时结束。

间隔4-剩余门极充电时间：在t3时，MOSFET完全导通。作为导通过渡的最后一个间隔，门极电源持续为Ciss充电，直到vgs=VCC。在此间隔内不会产生开关损耗。

2.3、关断过渡

译:在关断过渡的开始阶段，MOSFET处于导通状态，它导通全负载电流IL并且vds=0。如在第3区间的开通过渡中所讨论的，Coss的充放电电流Ioss和CD的Icd会影响ich。因此，下面讨论了两种关断过渡的情况，包括硬关断和ZVS关断，如图2所示。

2.3.1、硬关断

译:间隔5-关断延迟时间：在t5时，栅极电压从VCC跳降到VEE，Ciss被放电。由于栅极电压高于Vth，MOSFET仍保持导通状态。此间隔在栅极电压达到米勒电压（关断时）Vmil(off)时结束，如公式(10)所示。当Vmil(off)>Vth，即Ich(off)>0时，发生硬关断。在此间隔内不会产生开关损耗。

区间6-电压上升时间：在t6时，vgs=Vmil(off)。MOSFET仍然导通整个IL，因为在Coss完全充电且CD完全放电之前（vds=Vin且vcd=0），二极管D无法导通任何电流。公式(11)中给出的恒定栅极电流Ig6对Cgd进行放电，因此电压上升时间trv可以通过公式(12)推导出。由于Coss的充电电流Ioss和CD的放电电流Icd，通道电流可通过公式(13)计算。将公式(9)与公式(10)-(13)结合，可以得到区间6内器件关断电压变化率dv/dt_off，如公式(14)所示，该变化率与公式(15)中的dv/dt_on相关。该区间在vds=Vin时结束。

间隔7-当前下降时间：在t7时，vds=Vin，因此负载电流开始从MOSFET切换到二极管D。此间隔在D承载完整的IL时结束。假设在此间隔中门极电流Ig7保持恒定，电流下降时间tfi可由(16)推导得出。根据假设A1，可通过(17)计算Ig7。此外，由于Ld和Ls上的电压降，vds增加，如(18)所示。类似于(5)，关断电流变化率（绝对值）由(19)给出。

间隔8-剩余栅极放电时间：在t8时，MOSFET完全关闭。作为关断过渡的最后一个间隔，栅极电源继续放电Ciss直到vgs=VEE。在此间隔内不会产生开关损耗。

2.3.2ZVS关断

译:如上所述，当Vmil(off)≤Vth，即Ich(off)≤0时发生ZVS关断。将该方程与(13)-(15)结合，可以通过(20)求解边界电流IZVS。

与硬关断相比，在区间50结束时，栅极电压直接下降到阈值电压Vth，因此在ZVS关断中栅极电压波形中的米勒平台不会出现。从t06开始，栅极电路失去对通道电流ich的控制，因为MOSFET进入截止区。在区间60，负载电流完全用于给Coss充电和给CD放电。因此ich=0，不会产生开关损耗。本区间的电压上升时间t0rv由这一过程的速度决定，dv/dtoff通过dv/dtoff,ZVS=ILCossCD计算。在区间70，由于寄生元件之间的LC振荡，电流和电压的振铃波形如图2b所示。由于栅极电路产生的损耗不计入MOSFET的开关损耗，因此只有Ld的耗散能量ELd对开关损耗有贡献。考虑到相对较小的Ld和较低的工作电流水平，整个ZVS关断转换几乎无损耗。

2.4开关损耗

译:基于假设A6以及上述分析，表1总结了各个区间的持续时间和开关损耗的解析表达式。

3、高压SiCMOSFET参数及热极限

译:表II列出了Cree公司的高压SiCMOSFET在不同最大阻断电压Vbl和最大漏极电流Id下的工作参数，这些数据基于广泛。假设直流开关电压Vin=2–3Vbl。由于可能的漏极电流Id取决于冷却系统，表中的数值仅提供了所考虑器件电流能力的参考。请注意，由于文献中可用的数据有限，在所考虑高压SiCMOSFET的参数扩展过程中，需要做出若干假设。在下文中，星号*表示扩展或拟合的数据，而方框表示文献中的数据。获取这些参数的详细步骤如下：

•Rds(on)150°C是在150°C下的漏-源导通电阻，计算公式为Rds(on)=RAds(on)×A，其中RAds(on)是面积特定导通电阻，A是有效芯片面积。为了进行规模化计算，假设所有高压（3.3-15kV）SiCMOSFET的A=32mm²，并采用拟合的RAds(on)值（图3a中的橙色星形）代替原始值（图3a中的红色方形）。拟合曲线（图3a中的橙色虚线）与众所周知的SiCMOSFET的Baliga优值（FOM）（图3a中的黑色实线）平行，其表达式为Ron,ideal=4Vbl²εsµnEc³[15]。

•gm150°C是150°C时的跨导，可以根据假设A1通过Ids-Vgs传输特性曲线估算。然而，对于Cree的10kVSiCMOSFET芯片，跨导只能从文献[6]中提取，而其他厂商/实验室的相关信息也缺失。因此，已进行TCAD仿真来估算g150°Cm。由于文献中也缺乏高压SiCMOSFET的设计参数，基于Cree第二代SiCMOSFET假设了4组几何参数（whalf-cell=4.55µm，depi=10µm，Nepi=10^16cm^-3），包括：whalf-cell=5µm，depi=14µm，Nepi=10^16cm^-3(1)，whalf-cell=6µm，depi=35µm，Nepi=4·10^15cm^-3(2)，whalf-cell=6.55µm，depi=60µm，Nepi=2·10^15cm^-3(3)，以及whalf-cell=8µm，depi=110µm，Nepi=1·10^15cm^-3(4)。特定跨导g150°Cm,sp的仿真结果如图3b所示，表明在对数-对数图中呈线性规律。基于此拟合曲线以及文献[6]中的跨导，g150°Cm值分别在图3b中进行了拟合。150°C时的阈值电压V150°Cth=4V，栅极电源电压VCC=20V和VEE=−5V确定。

•输入电容Ciss是从Ciss-Vds曲线得到的。反向传递电容Crss是在特定直流开关电压Vin下作为等效能量电容计算的。然而，一些Crss-Vds曲线仅在低电压下测量，例如在文中（10kV器件的0-600V）。因此，需要根据文中的广义拟合公式C=C0(1Vds/Vb)rC1将电容曲线扩展到高压区域。最后，采用线性曲线拟合来估算文献中缺失的其他Ciss和Crss值，如图3c所示。

•MOSFET的输出电容Coss和肖特基二极管的结电容CD的计算方法与Crss类似，使用相同的拟合函数来扩展C-Vds曲线。由于文献[10]（15kV）和文献[7]（10kV）中的高压器件是由SiCMOSFET芯片和反并联SiC结型肖特基（JBS）二极管芯片组成的共封装模块，因此计算Coss+CD，这也符合第2节中推导的开关损耗模型。对于文献[2]中没有反并联二极管的3.3kVMOSFET，Coss和CD分别计算，其中CD基于两个串联的1.7kV肖特基二极管。最后，采用数据插值来估算文献中缺失的6.5kVSiCMOSFET与肖特基二极管对的Coss+CD，如图3d所示。

•高压碳化硅(MOSFET)的封装和模块设计与传统硅绝缘栅双极型晶体管(Si-IGBT)的设计不同。为了充分利用SiCMOSFET的特性，已经设计了低热阻和耐高温的功率模块[21]。因此，结-壳热阻Rth,jc采用的数据来准确描述热极限，而缺失的Rth,jc则通过插值计算，如图3e所示。假设最大结温Tj,max=150°C，并且在有效冷却下壳体温度Tc=80°C，则功率耗散能力PD可以通过PD=(Tj,max−Tc)/Rth,jc计算，如图3e所示。

使用上述类似的程序，从数据手册中提取了Cree商用1.2kVSiCMOSFET的所有参数，且没有任何近似。由于1.2kV器件具有显著不同的器件和封装设计，因此在高压器件的缩放中应排除该器件，这一点可以通过图3a中偏离的R_A_ds(on)值看出。例如，基于PD，上述MOSFET的热极限可以用公式(21)表示。导通损耗P_cond是在假定器件以50%占空比开关时计算，而开关损耗P_sw可以通过表I中提出的模型计算，该模型在已定义的开关频率f_sw下将(21)重写为(22)：

4、高压SiCMOSFETImax-fsw-dv/dt权衡分析

译:基于表1中提出的开关损耗模型、表2中的器件参数以及公式(22)中的热极限，下面给出若干图表，以分析最大电流承受能力Imax（有效值）、可行的开关频率范围fsw与开关速度dv/dt（即开启dv/dt）之间的权衡关系。为了研究dv/dt的影响，根据公式(9)将表I中的Esw重新写为dv/dt的函数，从而公式(22)显示了Imax、fsw与dv/dt之间的关系。

首先，图4比较了用所提出的模型和缩放参数计算的Imax-fsw曲线与10kV和15kV器件的Imax-fsw曲线。考虑一条Imax-fsw曲线，随Rds(on)增加，曲线在方向A上弯曲得更多；随PD增加，曲线在方向B上扩展；随CossCD增加，曲线在方向C上穿过fsw轴向右移动。因此，图5a中显示的良好匹配表明，参数缩放和第3节的热限制是合理的，同时所提出的开关损耗模型也得到了较高精度的验证。这也解释了为什么采用等效能量电容，而不是使用其他电容计算方法。

图5a展示了10kV器件的Imax-fsw-dv/dt权衡关系，以三维边界曲面的形式呈现，其中所有满足式(22)热限制的可行工作点都位于该曲面下方区域。Imax按标称电流IN除以单位值Imax,pu，以显示MOSFET电流能力的利用率（如下称“器件电流利用率”），并提供用于公平比较不同Vbl高压器件的标准化参数。IN定义为根据式(22)热限制在无开关损耗情况下的最大直流工作电流，计算公式为IN=q2PD/R150°Cds(on)。此外，图5a以切线形式突出显示了式(20)中的边界电流IZVS，其中上区域的工作点由第2.3.1节中的硬关断模型计算，下区域由第2.3.2节中的ZVS关断模型计算。

为了进一步研究图5a，通过固定dv/dt值，可以得到图5b中的Imax,pu-fsw曲线，即使用图5d中的平面p0-p3切割图5a中的三维曲面。类似地，图5c通过固定fsw值得到Imax,pu-dv/dt曲线。图5b表明，器件电流利用率随着开关速度的增加而增加。在10kHz时，如果dv/dt从10V/ns增加到25V/ns，器件电流利用率提高了137%。然而，进一步增加dv/dt只能获得非常有限的收益（例如从67V/ns到100V/ns，仅增长12%）。通过关注图5b中dv/dt为25V/ns的Imax,pu-fsw曲线，可以得到图5e，其显示了使用表I中的两种关断模型的两种不同曲线形状。如图5c所示，在较高dv/dt下，10kV器件总是以ZVS方式关断，而在较低dv/dt下两种关断情况都会发生。因此，在图5b中可以观察到两种不同的曲线形状。

图5c描述了在固定开关频率下的Imax,pu-dv/dt曲线，其中IZVS将硬关断区（灰色）和ZVS关断区（白色）分开。随着fsw的升高，器件电流利用率明显下降，因为开关损耗超过了导通损耗。对于fsw≥36kHz，器件始终以ZVS关断方式工作，如图5c所示。在这个较高的fsw区域，导通dv/dt较快（例如M点为100V/ns），如图5c和图5f所示，但关断dv/dt（2.3V/ns）由于电流水平低（0.226A）以及Coss和CD慢速充电而受到强烈限制。此外，图5c还表明最大可能的开关频率约为57kHz，并且在器件电流利用率高于50%的情况下，有效开关频率范围在10kHz以内。最后，图5c将(20)中的边界电流IZVS与[18]中的I0ZVS进行了比较，其中I0ZVS在(23)中重新推导，基于MOSFET和肖特基二极管对，而不是[18]中的半桥拓扑。虽然I0ZVS的推导基于与第2节不同的假设和步骤，但它与IZVS匹配良好，表明第2节中的假设和推导都是合理的。

在分析了一个10/15kVSiCMOSFET后，图6a将四种最先进的高压SiCMOSFET与一款1.2kV器件CPM2-1200-0025B[26]（表2）进行了比较。随着Vbl的增加，Imax-fsw-dv/dt的三维曲面向原点移动，这表明具有更高阻断电压的器件工作频率范围更受限制，其电流能力的利用程度较低。

为了进一步研究图6a，在图6b和图6c中绘制了二维图。图6b显示，在10kHz开关频率和固定dv/dt值下，具有较高Vbl的器件其器件电流利用率更有限。随着dv/dt的增加，高Vbl器件的电流利用率提升比低Vbl器件更显著。将dv/dt从10V/ns增加到60V/ns，1.2kV器件的电流利用率提高了27%，并且随Vbl增加呈单调上升（27%-163%-233%-333%-400%）！另一方面，图6c表明，对于具有相同器件电流利用率Imax,pu=0.6的高Vbl器件，fsw范围更有限。尽管随着dv/dt的增加，fsw范围有所扩大，但对于高Vbl器件仍受到很大限制。需要注意的是，图6b和图6c在其他工作点也显示出类似的模式。

此外，图6b通过图6d得到了扩展，后者展示了导通损耗Pcond与开关损耗Psw之间功率损耗分布的比较。图6d显示，对于高压SiCMOSFET，在较低dv/dt下Psw大于Pcond，而随dv/dt的增加，Pcond逐渐超过Psw。此外，对于相同dv/dt条件下，低Vbl器件的Pcond始终占总损耗的较大比例，相比之下，高Vbl器件的Pcond比例较小。事实上，由于工艺问题，市面上低VblSiCMOSFET的沟道电阻Rch主导了Rds(on)。因此，预计未来低VblSiCMOSFET的Rds(on)将进一步降低。

总而言之，图6b和图6c均显示，随着开关速度的提高，电流能力的利用率可以更高，开关频率范围可以更宽。此外，仅将dv/dt提高到60V/ns就可以显著提升电流能力的利用率，并略微扩大开关频率范围，对于高压SiCMOSFET在实际应用中并不难实现[5]。然而，这会导致系统中电磁干扰（EMI）增加，尤其是在高于1MHz的高频范围，如图6e所示（dv/dt从10V/ns升至60V/ns时噪声增加15dBµV），这会增加EMI滤波器、磁性元件及电机隔离设计的成本和难度。此外，快速的开关速度还对半导体封装和PCB设计提出了更高挑战，需要考虑由于高电压下更大隔离距离带来的寄生效应增加。

本节的分析基于一对SiCMOSFET和肖特基二极管。如果考虑没有反并联肖特基二极管的MOSFET半桥，由于反并联体二极管的反向恢复损耗，计算得出的导通开关损耗将增加，而且随着di/dt和dv/dt的增加，这一损耗也将显著增加。因此，与本文所呈现的结果相比，器件电流利用率和开关频率范围将受到更多限制。为了进一步分析这个问题，需要一个新的开关损耗模型。

5、结论

译:在本文中，基于若干现有模型，提出了一种线性化的分析开关损耗模型。提供了一种用于开关损耗计算的简单闭式解析解，无需使用迭代过程，并且所需参数可以从数据手册中提取。利用所提出的模型，基于Cree最新高压器件的参数缩放和热极限，详细分析了高压SiCMOSFET的Imax-fsw-dv/dt权衡关系。通过将Imax-fsw曲线与文献[8]中针对10kV和15kVSiCMOSFET的曲线进行比较，验证了所提出的开关损耗模型、参数缩放以及考虑的热极限。此外，通过文献[18]中的公式，在Imax-dv/dt曲线上验证了边界电流。

在低dv/dt值下，高压SiCMOSFET的器件电流利用率和开关频率范围受到严重限制。随着阻断电压的增加，电流能力的利用率下降，开关频率范围受到的限制更加显著。仅通过将开关速度从10V/ns提升到60V/ns，对于所考虑的3.3kV、6.5kV、10kV和15kV器件在10kHz开关频率下，器件电流能力的利用率就可以显著提高约163%、233%、333%、400%，与阻断电压较低的器件相比有了很大的改善，但会带来约15dBµV的EMI水平升高。然而，进一步提高开关速度对增加器件电流利用率的帮助有限。对于所考虑的10kVSiCMOSFET，这种提升的幅度从137%（10V/ns到25V/ns）降至12%（67V/ns到100V/ns）。

另一方面，对于具有较高阻断电压的器件，其开关频率范围始终受到限制。为了保证电流能力的充分利用（约为50%），所考虑的10kV器件的开关频率被限制在大约10kHz。在高频范围内，SiCMOSFET始终以零电压关断（ZVS）方式运行，其特点是快速导通和缓慢关断。

总之，将dv/dt提高到60V/ns，在实际应用中是可行的，并且可以达到可接受的电磁干扰水平，这可以显著提高电流能力的利用率，并略微扩大这些高压器件的开关频率范围。随着这些高压SiCMOSFET的发展，预计未来器件通过降低导通电阻将进一步提高电流利用率。

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