今天这篇文章来自帕多瓦大学,主要内容是准垂直GaN沟槽MOSFET可靠性研究。
介绍背景
在功率转换领域，宽禁带半导体器件的市场份额正在迅速扩张，
更大的禁带宽度（碳化硅为3.23 eV，氮化镓为3.4 eV）以及更高的临界击穿场强，使其成为高压高功率密度功率器件的理想选择，
宽禁带半导体器件优势的具体来源，见这篇文章，
接下来，简单介绍Si、SiC以及GaN三种材料器件。
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三种材料常用器件如上，
（a）为平面型Si超结MOSFET，（b）为沟槽型Si超结MOSFET，
目前商用Si基功率MOSFET器件已经引入超结工艺，通过将单一掺杂的N型外延层替换为N柱/P柱交替出现的超结结构，可以显著降低外延层电阻，从而减小导通损耗。
（c）为SiC cascaded JFET，（d）为平面型SiC MOSFET，（e）为沟槽型SiC MOSFET，
三者都是纵向器件，栅极G、源极S位于器件正面，漏极D位于器件背面。
（f）为GaN cascaded HEMT，（g）为p-GaN栅堆叠GaN HEMT，（h）为GaN沟槽型MOSFET纵向器件。
f和g是横向器件，h是纵向器件。
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SiC器件和GaN器件的雷达图对比如上，
（a）为栅电荷、高频品质因数，（b）为几种开关时间，
可以看到，相比SiC器件，GaN HEMT具有更低的栅电荷，更小的高频品质因数（Ron·QG），可进一步降低功率转换中的开关损耗。
目前商用GaN器件均为横向器件，而G、D、S俱在器件正面的结构，限制了器件耐压的上限，具体参考这篇文章，
因此，欲实现更高功率密度的GaN器件，必须开发GaN纵向器件，
先从GaN纵向二极管说起，
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如上，在GaN衬底上生长厚度为10 μm、掺杂浓度8e15 cm-3的外延层，制备二极管，
最终实现1.2 kV击穿电压，与SiC器件耐压范围持平。
相比GaN-on-GaN器件，在异质衬底上生长的GaN器件会产生更高的位错密度，可能导致更大的漏电流。
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如上，两种二极管，
相比GaN-on-GaN器件，GaN-on-Sapphire（蓝宝石衬底）器件的漏电明显更大，原因是位错密度的差异，
前者位错密度只有1e14 cm-2量级，后者位错密度达到5e18 cm-2量级。
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另外，同质衬底和异质衬底的漏极金属工艺也有所不同，
若采用GaN衬底，可通过在晶圆底部直接沉积金属，实现垂直方向上的电流流通，
若采用异质衬底，需要在器件背面局部去除衬底，典型工艺包括刻蚀（Si衬底）和激光剥离（蓝宝石衬底）。
上图右边的照片即为所制备器件，异质衬底（未提及衬底具体用哪种材料），背面金属采用Ti/Al体系，正面、背面加厚金属均为Cu，
在有源区下方，选择性去除衬底，为纵向电流路径腾出空间，
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器件ID-VD曲线如上，VGS=20V、VDS=1V条件下，器件比导通电阻5.2mΩ·cm2，
接下来，研究GaN器件的Vth不稳定性，
分别选用Al2O3、SiO2两种材料作为栅介质，进行研究。
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先研究MOS电容结构，如上，
准垂直结构（quasi-vertical），G、D、S都在器件正面，采用蓝宝石衬底，栅介质采用Al2O3，
对其进行脉冲CV测试，结果如下，
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可以看到，存在由正偏压温度不稳定性（PBTI）和负偏压温度不稳定性（NBTI）导致的Vth漂移，且CV曲线存在明显的“驼峰”，
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通过快速CV测试，提取界面陷阱能级分布，如左图，
在导带底下方约0.6 eV处，存在一个深能级峰值（图中蓝色尖峰），
将提取出的陷阱能级分布作为输入参数，导入TCAD仿真，得到准垂直电容结构CV曲线的仿真结果，如右图，
仿真曲线与实测曲线高度吻合，换言之，CV曲线中的“驼峰”归因于费米能级被钉扎在电荷分布峰值对应的能量位置。
因此，界面陷阱是引起GaN/ Al2O3电容结构Vth不稳定的物理机制，而“驼峰”就是费米能级被陷阱峰值钉扎的直接反映。
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为降低界面陷阱密度，对Al2O3沉积工艺进行研究，结果如上，
横轴是工艺类型，ThALD是热ALD工艺（Thermal ALD），PEALD是等离子体增强ALD，Mix是两种工艺的混合，
相比PEALD，ThALD产生的界面质量更优，CV回滞更小，
然而ThALD的可靠性存疑，因此生长Al2O3的最佳方案是二者的混合工艺。
接下来是GaN MOSFET纵向器件的Vth漂移问题，
简言之，作者进行了两轮迭代，第一轮得到器件A，第二轮得到器件B，
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A和B均为如上所示的准垂直沟槽型GaN MOSFET器件，以SiO2为栅介质，以Si为衬底。
A和B的核心差异，在于改进了栅介质（SiO2）的生长工艺，
A采用的工艺是785℃低压化学气相沉积（LPCVD）+800℃后沉积退火（PDA），
B采用的工艺是880℃低压化学气相沉积（LPCVD）+900℃后沉积退火（PDA），
效果非常显著，
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如上，ID-VG曲线的回滞（hysteresis）得到显著改善，从A到B，降幅约75%，因而显著降低了器件的Vth漂移。
这里解释一下，啥叫ID-VG曲线的回滞？
理想情况下，测ID-VG曲线时，无论从低到高扫描VGS，还是从高到低扫描VGS，得到的曲线应该完全重合，
然而实际测试时，若你分别进行正向扫描、反向扫描，再将两条曲线画在一起，会发现并不重合，
以某一具体ID值为判据，作一条平行于横轴的直线，你会得到两个VGS值，分别对应正向扫描、反向扫描，
二者之差，便是回滞。
造成回滞现象的原因，是器件中存在电荷陷阱，
而阈值电压漂移的本质，就是电荷被陷阱俘获或释放，因此回滞大小可以体现阈值电压漂移量。
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最后对GaN准垂直沟槽型MOSFET进行了仿真研究，如上，
借鉴SiC沟槽型MOSFET的玩法，在沟槽底部引入P型屏蔽区，以减小栅介质峰值电场。
小结：
1、相比SiC器件，GaN HEMT具有更低的高频品质因数（Ron·QG），可进一步降低功率转换中的开关损耗。
目前商用GaN器件均为横向器件，而G、D、S俱在器件正面的结构，限制器件耐压上限。
2、若以Al2O3作为栅介质，相比PEALD，ThALD产生的界面质量更优，CV回滞更小，
然而ThALD的可靠性存疑，因此生长Al2O3的最佳方案是二者的混合工艺。
3、制备两轮准垂直沟槽型GaN MOSFET器件，以SiO2为栅介质，以Si为衬底，第一轮为A，第二轮为B，
A和B的核心差异，在于改进了栅介质（SiO2）的生长工艺，
A采用的工艺是785℃低压化学气相沉积（LPCVD）+800℃后沉积退火（PDA），
B采用的工艺是880℃低压化学气相沉积（LPCVD）+900℃后沉积退火（PDA），
从A到B，ID-VG曲线的回滞（hysteresis）得到显著改善，降幅约75%，因而显著降低了器件的Vth漂移。
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