引言
随着碳化硅（SiC）MOS产品的迭代发展，SiC MOS相比于Si 的高频应用潜力得到越来越多的关注。这是由于在开关过程中，得益于SiC MOS的高电子饱和漂移速度，载流子能迅速在导通与截止状态间切换，从而显著减少开关时间。与此同时，SiC MOS这一单极型器件在续流过程中没有p型衬底的电荷存储，使得反向恢复损耗低于Si IGBT这一双极性器件，SiC MOS的反向恢复电荷仅为同规格硅器件的十分之一左右，在应用中可以选择SiC MOS的体作为续流二极管，进一步提升系统的功率密度并降低成本。
为了更好的挖掘SiC MOS的高频应用潜力，业界逐步将双脉冲测试（DPT）作为评估SiC MOS动态特性的标准方法，下面将介绍SiC MOS双脉冲测试时的三个关键技术节点。
双脉冲测试平台
图1. 双脉冲测试电路的拓扑结构
一个典型的半桥感性负载双脉冲测试电路拓扑如图1所示，包括母线VBUS、母线CBUS、感性负载电感LLo、陪测管、被测管、VG、栅极负载RG、探头（通常为罗氏线圈或同轴）以及走线和引入的杂散电感。由于上桥的源端浮空，通常将陪测管保持被动续流状态放置在上桥，被测管放置在下桥受VG控制，保持被测管的源极接地。测试过程中VG发射两个脉冲，第一个脉冲T1的脉宽较长，感性负载电流IL线性上升，其计算公式为：ILoad≈(VBUS*T1)/LLoad。死区时间和第二个脉冲的脉宽较短，测试只需关注第一个脉冲的关断波形和第二个脉冲的开启波形。
探头时间偏移
在进行双脉冲测试时，使用2个电压探头分别监控栅极电压VG和漏极电压Vds，电流探头监控负载电流。通常同型号的两个电压探头之间校准较为容易，可以通过测试同一个脉冲计算信号延迟，再补偿信号差值，然而电流探头与电压探头之间测量较为容易出现时间偏移，偏移量大概在几个ns到几十个ns，这样微小的差距将导致测量的巨大误差。图2为一组SiC MOS的实测数据，两组数据的电流数据偏差10ns，校准前的Eon=3618.4uJ、Eoff= 894.5uJ。校准过程将栅源电压达到Vth的时刻和电流抬起的时刻对齐作为校准标准，将整体电流数据向前推移10ns，校准后的Eon=3218.7uJ、Eoff=1326.6uJ。因此，探头时间偏移将对器件的性能判断产生巨大的干扰，探头时间偏移需要定期矫准。
（1）器件开启过程
（2）器件关断过程
图2. 探头时间偏移对双脉冲测试的影响
栅极电阻
栅极电阻的选择也将极大的影响测试结果，SiC MOS的规格书通常将Rg为2Ω左右作为测试标准，测得的开关损耗通常很低，但在实际应用中这样小的Rg无法应用于实际工况。选择更小的Rg可以提高栅极驱动向栅极电容的充电电流，加快SiC MOS沟道形成速度从而提高功率回路的di/dt，使得电压和电流波形交叠的区域变窄，进而降低开关损耗。然而过高的di/dt会导致电流过冲，这也对器件的安全工作区（SOA）提出了挑战。图3(1)展示了Rg=2.4Ω、IL=40A时的开关波形，测得损耗Eon=724.9 uJ，Eoff=162.5 uJ，过冲电流在极短的时间内爬升至123A，达到了负载电流的三倍。图3(2)展示了Rg=20Ω、IL=40A时的开启波形，过冲电流被抑制到了57A，损耗Eon=2208.5 uJ，Eoff=928.4 uJ。综上所述，Rg的选择需要在电流过冲和开关性能之间折中选择，或是针对客户应用需求来设置。
（1）器件开启过程
（2）器件关断过程
图3. 栅极电阻对双脉冲测试的影响
杂散电感
杂散电感对开关损耗的影响是至关重要的，同样也是容易被忽略的。这里描述的杂散电感不仅来自于测试拓扑，同样来自于封装引脚。在SiC MOS的栅极、源极和漏极都存在杂散电感，其中以源极的影响最大。以TO-247-3L封装产品为例，其栅驱动回路和功率回路之间存在一个共源极电感，当较大的di/dt流经杂散电感会产生电位变化，使得源极电位浮动，最终反馈至栅驱动回路导致开关速度变慢。而TO-247-4L封装产品为栅极引入了开尔文回路，将共源极电感旁路来降低开关损耗。
尽管TO-247-4L封装已经在结构层面显著降低了杂散电感的影响，但插件式封装的引脚自身引入的杂散电感仍不可忽略。为了研究这一影响，分别用两种插接方式测试了同一颗TO-247-4L器件，第一组测试器件完全插接至测试板中，另一组测试则保留部分器件的引脚未插接至PCB测试板。两组测试的测试结果如图4所示，完全插接器件测得损耗Eon=3043uJ、Eoff=1145.9uJ，未完全插接器件测得损耗Eon=3219.2uJ、Eoff=1256.6uJ，未完全插接器件的开关损耗显著提高。因此测试人员需要尽量规范化插接，保证测试的重复性。
为了更深入的量化分析测试结果，可以通过双脉冲曲线的SiC MOS提取杂散电感。开启过程中，漏源电流上升的电流变化率dIL/dt基本为定值，这会在漏源两端产生了一个相反的感应电势，致使Vds波形出现一段电压下降△VL，通过这一现象即可大致估算测试回路的杂散电感L=△VL/(dIL/dt)，完全插接器件测得杂散电感为31.1nH，未完全插接器件测得杂散电感为40.3nH，正是这9.2nH的差距导致了如此大的开关损耗差距。如果希望更进一步降低损耗，可以选择贴片式产品如TOLL封装，从而最大限度的消除插件式引脚带来的杂散电感影响。
（1）器件开启过程
（2）器件关断过程
图4. TO-247-4L引脚对双脉冲测试的影响
小结
本文系统地阐述了如何利用双脉冲测试来更精确地表征SiC MOS的动态开关能力，如果希望准确评估SiC MOS的动态性能，不能仅依赖规格书的标准数据，必须关注测试过程中的三个关键技术细节：
1、探头时间偏移：电压与电流探头间的微小延时（纳秒级）会显著干扰开关损耗的测量结果，可以以器件的阈值电压为基准进行定期校准，以确保数据的准确性。
2、栅极电阻选择：栅极电阻（Rg）的取值直接影响开关速度、损耗和电流过冲。较小的Rg能降低开关损耗，但会引发严重的电流过冲，威胁器件安全；较大的Rg则能抑制过冲，但会增大损耗。因此，在实际应用中需要在开关性能与可靠性之间进行折衷选择。
3、杂散电感管理：测试回路和器件封装（尤其是源极）中的杂散电感会通过产生感应电压负反馈，减缓开关过程，增加开关损耗，TO-247-4L在应用中更具有动态性能优势。与此同时，改变TO-247-4L封装器件的不同插接方式也十分重要，仅9.2nH的杂散电感差异即可导致损耗的显著变化。
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