2025年，全球半导体产业在挑战与机遇中稳步前行。据世界半导体贸易统计协会(WSTS)数据显示，2025年全球半导体市场规模预计超过7,000亿美元，同比增长约11.2%，其中人工智能(AI)与高性能计算(HPC)相关芯片增速显著，推动了先进工艺、封装及存储技术的不断创新。
在技术层面，2nm工艺节点进入量产关键阶段，台积电N2工艺晶体管密度成为行业标杆；英特尔18A工艺凭借环栅场效应管(GAAFET)与背面供电网络(BSPDN)技术的创新应用，实现性能与能效的双重突破。
与此同时，存算一体、芯粒(Chiplet)、共封装光学(CPO)等前沿技术加速落地。北京大学、南京大学、中科院微电子所等机构在存算一体领域取得突破性进展；imec成功实现250nm间距的3D键合，为逻辑-内存异构集成提供关键支撑；英伟达推出集成硅光引擎的CPO交换芯片，显著提升能效与部署效率，推动该技术在AI超级集群中走向早期应用。
面对摩尔定律逐渐接近物理极限，半导体产业正从“单点突破”转向“系统级创新”。2025年，一部分新型半导体技术已从验证阶段迈入规模化应用的临界点，为2026年的全面落地奠定坚实基础。在AI驱动、算力需求爆发的背景下，这些技术突破将重塑芯片设计、制造与应用的全链条，引领半导体产业进入新一轮增长周期。
BSPDN引领先进工艺革新
作者：刘于苇
BSPDN正成为突破先进工艺物理瓶颈的核心技术之一，预计在2026年全面进入量产爬坡与生态扩展的关键阶段。该技术通过将传统位于晶圆正面的供电线路迁移至背面，利用纳米级硅穿孔(nTSV)或埋藏式电源轨(BPR)实现电力垂直传输，从而在物理空间上解耦电源与信号布线。此举不仅大幅缩短供电路径、降低IR压降(电压损耗)，更释放了正面金属层资源，用于高密度信号互联，显著提升信号完整性与晶体管集成密度，为2nm及以下节点提供可持续的功耗、性能和面积(PPA)优化路径。
当前，Intel、台积电与三星三大代工巨头均已在BSPDN领域展开布局。Intel凭借其PowerVia技术，结合RibbonFET GAAFET，计划在其18A工艺节点中引入BSPDN，并已进入量产爬坡阶段。根据在2025年VLSI研讨会上的系统比较，Intel 18A工艺通过采用GAAFET和BSPDN技术，在相同电压(1.1V)下，相比Intel 3工艺频率可提升25%，或功耗降低36%；在0.75V低压下，性能提升18%，功耗减少38%。此外，BSPDN的引入使得正面M0层间距得以放宽，降低了制造复杂度与良率风险。
正面与背面供电。(来源：Intel)
台积电计划在2026年下半年推出的A16节点中集成GAAFET与背面接触供电技术，宣称通过优化布线资源使用效率，可实现7－10%的芯片密度提升与20%的能效提升。三星则宣布将在2027年SF2Z节点引入背面供电，采用直接背面接触设计，目标性能提升8%，功耗降低15%，芯片面积减少7%。
技术层面，BSPDN将与GAAFET、3D互连深度融合，通过缩小标准单元高度(如Intel 18A高性能单元压缩至180nm)、优化金属层堆叠(22层结构+背面金属隔离)，提升晶体管密度，满足HPC、AI算力需求。同时，CMOS 2.0架构推动SoC垂直堆叠，imec已实现250nm间距3D键合，支持逻辑-内存异构集成。产业生态上，厂商通过光刻校正将键合误差控制在25nm内，但全晶圆良率提升仍需工具突破。
预计2026年BSPDN将加速量产，技术路线分化(PowerVia低成本vs背面接触微缩)、良率优化及多技术协同(GAAFET+3D堆叠)成竞争焦点。随着工艺优化，BSPDN将突破供电架构限制，成为AI、HPC芯片的核心技术支柱。
2nm全面上量，GAAFET接棒FinFET
作者：黄烨锋
自2021年IBM首度宣布造出2nm节点GAAFET晶体管，2nm工艺的热议就开始了。2021－2022年期间，英特尔代工、三星代工、台积电(TSMC)相继宣布了各自的2nm节点，基本都明确会在2025年实现量产。
从IEDM 2024大会上公布的数据来看，台积电N2工艺持续在晶体管密度上领衔，可达313MTr/mm²，而目前已知三星SF2、英特尔18A工艺的数字是231与238。虽然目前还没有这些工艺的物理尺寸数据，不过基于2021年IEEE发布的国际器件与系统路标更新，“2.1nm节点”预期实现的接触栅极间距(CGP)为45nm，而最小金属间距(MMP)在20nm左右。另外，2021年IBM宣布的2nm晶体管栅极长度为12nm。
从FinFET走向GAAFET(来源：Intel)
无一例外，几家主要晶圆代工厂的2nm节点都会采用GAAFET结构，不再采用FinFET——所谓的纳米片电流通道被横置，并被栅极四面环绕。GAAFET作为被广泛研究的新型器件结构，不仅实现了更好的沟道控制，而且若对纳米片的宽度与层数进行调节，搭配不同工作电压与阈值，还能在同一工艺平台衍生出多种优化方向的晶体管规格，为芯片设计客户提供更高的设计自由度，包括高性能与低功耗选择。
三家代工厂对GAAFET的称呼各有不同：三星称其为MBCFET，台积电称其GAAFET，英特尔的版本叫RibbonFET。具体实施方案皆有差异。虽说三星早在3nm节点就率先用上了GAAFET，但应用范围与量产数量都极其有限，因此2026年2nm工艺芯片有望全面应用于手机、PC与HPC领域，GAAFET也将全面在尖端工艺中实现对FinFET的接棒。
三家代工厂的2nm工艺应当都已经进入产能爬坡阶段。2025年10月，英特尔率先发布了预计在2026年初问世、用于PC笔记本的Panther Lake处理器和用于数据中心服务器的Clearwater Forest处理器，都将采用英特尔18A工艺。
11月份，相关采用2nm工艺的三星Exynos 2600芯片单核性能超越苹果M5的消息也开始刷屏……虽然截至发稿前尚无任何2nm芯片的确切性能与功耗数据，这些信息的放出却也表明英特尔和三星都有意在2nm GAAFET工艺节点上，更积极地与台积电一较高下。
CPO迈过发展拐点
作者：黄烨锋
AI数据中心基于光互连本身并不稀奇，但相较于可插拔光模块，直接将实现光电转换的硅光引擎和数字芯片封装到一起，即所谓的CPO技术，能够大幅提升互联带宽、降低传输延迟。
2025年的GTC活动上，英伟达发布NVIDIA Photonics芯片就是将交换芯片和硅光引擎封装在了一起，带来了3.5倍的能效提升，10倍的抗干扰、抗打断能力，还更容易部署，只需要以往1/4的激光器，大幅降低了功耗和数据中心的总拥有成本(TCO)。
同一时间内，光通信巨头、芯片制造商、云服务供应商企业都相继在CPO技术方向上下场与投入。CPO对于未来的AI数据中心，尤其在超节点、万卡集群十分流行的当下，显得格外重要：在AI大模型算力竞赛、功耗问题越来越敏感的背景下自然成为香饽饽。
多家研究机构的市场展望中都提到2025、2026年会成为CPO芯片发展的拐点：尤其从试验性质的部署、概念验证(PoC)，开始走向试运行、早期上量和采用率的提升，尤其是在超级集群之中。不同互操作性标准的完善、先进封装技术的完善也在加速CPO技术的落地。
2020－2034年CPO市场规模预测(来源：Yole Group)
更长远来看，Yole Intelligence的数据显示CPO市场的整体营收将从2024年的4,600万美元，走向2030年的54亿美元，年复合增长率(CAGR)达到了惊人的121%——Yole的这份数据可能在不同时期有所调整，但三位数的年复合增长率基本是明确的。
另外，CPO在中国市场的发展尤为值得一提。包括曦智科技在内的国产CPO芯片企业认为，受到贸易摩擦和技术封锁的影响，中国在构建高算力AI芯片、打造AI计算超节点及大规模训练集群的能力上因此受限。
基于CPO的光互连能够提升跨机柜、节点的通信能力。在未来走向GPU或AI芯片直出光信号以后，CPO技术有望缓解单位芯片AI算力不足、超节点构建受限带来的不良影响。而且，硅光产品及CPO封装并不特别依赖尖端制造工艺，国内头部产线也具备出色的生产能力，产业链发展也相对健全。因此，硅光技术对中国的AI技术设施建设尤为重要。
从各个角度来看，CPO及未来的3D CPO都成为了AI技术发展路线上的必选项。
RISC-V剑指全球算力“第三极”
作者：邵乐峰
从目前产业界释放的信号看，2026年将成为RISC-V关键技术产业化的重要节点。届时，RISC-V架构将有望围绕“行业专用化、高性能AI化、生态工业化”三条主线，聚焦六大核心看点，快速成为除x86、Arm之外全球算力“第三极”。
技术上，RVA23服务器级配置文件将启动早期部署。2028年，下一代RVA30或将统一矩阵、向量与张量三大AI扩展，形成与Armv9、x86-SSE同等完备且免授权费的指令矩阵。工艺端，因先进工艺逼近物理极限，Chiplet成为性能跃升的最佳捷径，“通用RISC-V架构+AI加速+I/O接口”的三明治结构将更受行业青睐。
伴随着生成式AI推理需求爆发，RISC-V未来演进将聚焦两个关键方向：一是推动向量处理单元(VPU)与张量处理单元(TPU)的深度融合，实现通用并行计算能力与专用AI算力的高效协同；二是通过动态电压调节、指令集裁剪等技术手段，进一步提升AI设备的续航能力。
2026年RISC-V在安全与标准化领域也将迎来突破：RVA23-Automotive规范文件将有望完成ISO 26262 ASIL-D与IEC 61508 SIL3双认证，轻量级内存标记和能力硬件增强RISC指令(CHERI)等硬件级安全机制也有望获得通过。目前，RVA23文件规范已经整合了81项扩展标准，明确了64位通用计算平台的接口技术要求。接下来，向量扩展2.0、安全扩展1.1等关键技术标准将完成修订工作，进一步降低技术开发门槛。
此外，地缘政治加速格局分化，中国、印度、欧洲中小厂商更多转向开源指令集。2031年预计RISC-V SoC芯片出货量将达200亿颗，并在SoC市场获得超过25%的渗透率。与此同时，RISC-V在消费、计算机、汽车、数据中心、工业、网络六大市场的份额会位于26%－39%之间。
总体来看，未来3－5年内，RISC-V将通过面向汽车、AIoT、数据中心、工业控制等场景发布的专用配置规范文件，以“分层规范+兼容性认证”规避碎片化问题，一边冲击服务器与PC级通用算力，一边叠加AI功能扩展，在抢占AI推理、自动驾驶、服务器等高增长市场的同时，逐步降低架构迁移成本。
Chiplet标准化浪潮重塑芯片设计新范式
作者：谢宇恒
当下摩尔定律逐渐触及物理极限，Chiplet技术已从“过渡之策”华丽转身为“核心战略”。过去，它多被视为普通厂商应对大芯片良率与成本难题的权宜之计；如今，随着UCIe 2.0/3.0标准的确立，Chiplet迈入了标准化爆发期，从少部分企业的内部优化策略，跃升为全行业共同遵循的接口与规则，推动着半导体产业架构深度重构。
UCIe标准的演进，是Chiplet技术腾飞的关键引擎。1.0版本搭建起了Chiplet互连雏形，但带宽、延迟和协议兼容性短板明显。2.0/3.0版本则让Chiplet互连步入实用阶段，更高的带宽密度及更广泛的协议支持，让逻辑、存储、I/O乃至未来光子芯片能在同一封装内互联，这种跨工艺节点、跨功能模块的集成方式，正在重塑多个芯片设计的基本范式。
UCIe 3.0新增功能(来源：UCIe联盟)
设计模式上，传统单片SoC模式要求CPU芯片集成所有功能，导致设计复杂度与制造成本不断攀升，而Chiplet架构支持不同模块采用最适配工艺节点，例如GPU逻辑用先进工艺，I/O与模拟电路则用成熟工艺，可实现高效的资源利用。产业分工方面，UCIe标准推广有望催生类似“IP核市场”的开放生态，不同厂商提供标准化模块，系统设计者则如拼积木般自由组合，这不仅优化了产业分工，还可能催生新的产业生态。
然而，Chiplet技术发展并非一帆风顺。3D堆叠与高密度互连普及，使功耗管理、热设计、信号完整性成为新瓶颈。在AI大模型训练等极限算力场景下，如何在有限封装空间实现高带宽、低延迟且稳定的性能，成为Chiplet普及的关键。同时，安全性与数据一致性也需新的体系架构来保障，以防止开放性带来新的风险。
展望未来，Chiplet发展将呈阶段性特征。短期内，UCIe 2.0/3.0将推动HPC与AI芯片Chiplet化，成为事实上的行业标准；中期，Chiplet将与光互连、3D封装深度融合，突破带宽与能效瓶颈；远期，Chiplet生态或转变成一个开放的市场，实现跨领域、跨工艺互连。总而言之，目前Chiplet标准化的爆发，既是摩尔时代算力竞赛的关键路径，也是需求拉动下的产业变革，谁能构建最具活力的Chiplet生态，谁就能在后摩尔时代算力竞赛中抢占先机。
芯片堆叠革命，混合键合开启逻辑芯片3D时代
作者：赵明灿
混合键合技术通过铜对铜直接键合突破传统封装极限，已成为后摩尔时代逻辑芯片三维集成的核心方案。其介电层与金属层同步键合，可将互连间距压缩至3μm以下，连接密度较传统TSV技术提升10－100倍，为逻辑与存储的异构集成提供原子级互联能力。
3D互连格局。(来源：imec)
该技术核心突破在于无凸点互连架构，通过三大工艺实现：在表面工程方面，采用化学机械抛光(CMP)将铜垫凹陷控制在2.5nm以内，结合等离子切割实现无颗粒边缘，确保原子级平整接触；在对准技术方面，芯片对晶圆(D2W)键合套刻误差小于350nm，晶圆对晶圆(W2W)键合良率达99.9%，有效支撑3D NAND的超高层堆叠；在键合机制方面，在300－400℃低温下通过热压合实现铜原子扩散焊接，同时介电层发生分子键合，形成兼具机械强度与电学性能的稳定复合界面。
2025年，行业呈现技术分化与协同并存格局。台积电SoIC-X技术以9μm间距支撑AMD MI300系列，接点密度提升15倍；其SoIC-P方案(6μm间距)面向中低端市场，2025年量产N3-on-N4堆叠，良率损失控制在5%以下。英特尔Foveros Direct技术通过铜对铜混合键合接口实现小于5μm的互连间距，后续18A-PT工艺将与14A节点(基于High-NA EUV)结合。三星X-Cube技术采用TSV与混合键合融合架构，为16层HBM4E开发4μm间距方案，可在775μm模块高度内将芯片数量从12层增至17层(含1颗基础芯片)。
前沿研发方面，imec已成功验证2μm间距D2W键合，Kelvin结构电学良率超过85%；SK海力士在HBM5开发中证实，混合键合是实现20层堆叠(单芯片厚度20μm)的唯一可行路径。
展望2026年，逻辑芯片3D化将迎来三大技术跃迁。在间距突破方面，台积电A16节点(1.6nm工艺)将结合背面供电(SPR)与混合键合，通过信号层与电源层分离布线，在3μm间距下实现104/mm2连接密度，较2025年提升3倍；英特尔第二代Foveros Direct目标间距2μm，计划集成光互连引擎，实现片间1.6Tb/s光学带宽。在工艺融合方面，CoWoS与SoIC的3.5D+3D混合架构将成为主流，台积电CoWoS CPO方案通过光引擎整合，可降低功耗50%、减少延迟10倍；EMIB与Foveros Direct协同封装则支持5×5处理器阵列，每边带宽达4.5Tbps。在良率控制方面，通过已知合格裸片(KGD)筛选与集体D2W键合优化，逻辑芯片堆叠良率损失有望从当前15%降至8%以下。
HBM4量产引领算存架构革新
作者：吴清珍
2026年，高带宽内存市场将迎来新的拐点。在数据中心和HPC持续扩容的背景下，算力架构对带宽、容量与延迟的要求被不断抬升，传统显存模式在资源利用和跨节点访问方面的限制愈发明显。在这样的趋势下，HBM4的商业化量产将逐渐确立其行业地位，成为产业链关注的核心。
HBM内部结构(来源：AMD)
HBM4的接口位宽加倍至2048位，使单堆栈带宽高达2TB/s。通过先进的3D堆叠技术，它实现了最高64GB的单堆栈容量，并优化了信号传输和功耗，以满足AI和HPC对数据处理的需求。
在量产进度上，头部厂商已展开竞速。SK海力士在2025年完成HBM4开发并开始小批出货，计划2026年扩大生产。三星和美光也将陆续进入量产阶段。台积电通过提升CoWoS产能和优化封装流程，为HBM4的高密度集成提供基础支持。整体产业链正在形成协同，加速落地。
为适配更高带宽密度，封装技术将同步演进。CoWoS将进一步提升布线能力，玻璃衬底等下一代封装方案将加速验证，以提供更低热膨胀系数与更高互连密度。Chiplet架构将与HBM4绑定，而硅光互连可能在极限带宽场景中进行小规模测试，以缓解铜互连在高频长距条件下的损耗与衰减。
值得关注的是HBM与CXL的协同。借助CXL 3.0，不同加速器、CPU以及专用处理单元可以与更大的内存资源池建立高速连接。HBM作为加速器近邻高带宽内存，与通过CXL扩展的通用内存池协同工作，能在训练峰值时动态申请连续空间，在推理阶段灵活分配小块资源，提升整体利用率，减少碎片化并降低通信开销。
从演进路线来看，HBM4并非终点。更高带宽密度的HBM4e已在规划中，HBM5的研发也已启动，将在接口速率与堆叠高度方面继续突破。玻璃衬底、硅光互连以及更先进的热管理方法都将持续完善。
面向2026年，HBM4的量产不仅是性能升级，更是围绕封装、互连、调度与资源组织方式的系统性演进。在计算架构从板卡级走向集群级的过程中，高带宽存储将成为不可或缺的基础能力，并在未来数年持续影响产业节奏。
第三代半导体驱动绿色未来
作者：Anthea Chuang
随着全球能源转型和AI算力需求的爆发式增长，以碳化硅(SiC)和氮化镓(GaN)为代表的宽禁带(WBG)半导体，已从利基市场迈向主流应用。到2026年，第三代半导体的发展重点将不再局限于单一器件性能的提升，而是聚焦于规模化生产、系统级集成与高可靠性，以全面满足电动汽车、超快充、可再生能源及AI数据中心对高效率、低能耗与低碳排放的极致需求。
在高集成度与系统级芯片方面，WBG功率器件正加速从传统分立器件向模块化与片上集成演进。此外，通过3D堆叠与Chiplet技术，可有效缩短功率传输路径、降低寄生电感并改善热阻，而垂直堆叠也开始在正在挑战高压领域的GaN功率器件中崛起。
垂直结构氮化镓器件正逐步实现商业化。进入2026年，氮化镓发展的关键在于硅基氮化镓技术的持续优化，以确保在标准硅工艺生产线上制造出具备高可靠性且成本更具竞争力的器件。
在高耐压领域，碳化硅在1200V电压等级仍具优势。预计2026年，电动汽车制造商将加速导入800V高压电池平台，直接拉动对1200V乃至1700V碳化硅功率模块的需求。
2026年，异质外延技术将成为降低成本的核心路径之一，特别是针对高频应用的高电子迁移率晶体管(HEMT)结构的优化。通过在硅或SiC衬底上外延生长GaN层，可在性能与制造成本之间取得更好平衡。近期研究更尝试采用石墨烯与六方氮化硼(h-BN)等二维材料作为缓冲层，以缓解晶格失配并提升散热性能，推动300mm大尺寸晶圆工艺走向成熟。
高导热封装与模块化集成技术也将在2026年成为厂商竞争焦点。新一代封装将采用铜夹、烧结银等低热阻互连材料，以及直接键合衬底与嵌入式芯片设计，显著提升热管理能力与系统可靠性。此外，先进功率模块技术也将成为发展重点，通过平面化设计、双面散热或直接液冷等方案，使功率模块在更紧凑的空间内处理更高功率，实现低热阻、高散热性能与高功率密度的统一目标。
AI加持EDA，驱动芯片设计“左移”
作者：Susan Hong
随着人工智能深度融入半导体产业，电子设计自动化(EDA)正加速从传统的“辅助工具”转型为“智能决策引擎”。这一变革的核心是“设计左移”(Shift Left)，即将原本位于芯片开发后期的性能分析、功耗预测与可靠性验证提前至设计初期，使团队能够更早发现问题、优化方案，从而缩短开发周期并降低重新流片(respin)风险。
“设计左移”并非全新概念，但AI的引入加速了其从理念走向实践。借助机器学习与强化学习，AI可在设计早期预测芯片的PPA，并实时提供优化建议，帮助工程师在RTL阶段即锁定最优架构。这不仅提升了设计效率，也推动芯片开发从经验驱动转向数据驱动的智能化模式。
全球三大EDA厂商正引领这一转型。新思科技(Synopsys)率先以“设计左移”为核心战略，如今更将AI前置至设计初期，加速仿真与设计探索，使EDA工具升级为智能协同平台；面对汽车电子数字化的挑战，公司还提出“三重左移”(Triple Shift Left)策略，将传统串行开发流程转变为并行协同，并结合虚拟原型实现更早期的功能与安全验证。
楷登电子(Cadence)则聚焦验证革新。其台湾区总经理宋栢安指出：“在AI时代，验证的重要性甚至超过设计本身。”AI让验证更早介入设计阶段，通过自动生成测试、实时异常检测与软硬件协同仿真，大幅缩短开发周期，实现设计与验证同步。
西门子EDA资深总监Sathishkumar Balasubramanian认为，AI在EDA的价值不仅是概念，而是通过工具、流程与平台三方面落地真正的“Shift Left”。借助数字孪生，设计团队可在芯片开发初期进行全面分析与优化，进一步提升效率与设计质量。
以AI推动设计左移：AI正成为EDA流程优化的核心动力，使设计团队在更早阶段完成优化与验证，加速开发与创新。(来源：西门子EDA)
展望2026年，EDA将迈入“多智能体AI”(Multi-Agent AI)新阶段。多个AI智能体将在设计流程中分工协作，从规格生成到签核分析自动衔接，形成具自我学习与协同决策能力的智能设计网络。这将进一步提升设计灵活性与自动化深度，推动EDA从“辅助设计”迈向“共创设计”，并推动芯片开发更具预测性与智能化，成为半导体创新的关键力量。
存算一体技术加速落地
作者：刘于苇
存算一体技术作为突破冯·诺依曼架构瓶颈的关键路径，将在2026年加速从技术验证走向规模化商用。该技术通过将计算单元嵌入存储器内部，消除传统架构中“存储墙”与“功耗墙”导致的90%以上数据搬运能耗，理论上可实现10－100TOPS/W的能效比，成为继CPU、GPU之后的算力第三极。当前技术路径已形成近存计算(如AMD Zen系列CPU的HBM共封装)、存内处理(三星HBM-PIM)和存内计算(CIM)三大方向，其中存内计算因彻底融合存储与计算，被视为最具颠覆性的技术路线。
2025年是存算一体技术突破的关键节点。北京大学团队基于忆阻器构建的存算一体排序架构，通过“无比较器”设计实现15倍速度提升、160倍能效提升及32倍面积效率提升，并验证了在路径规划、神经网络推理等场景的实用性。南京大学团队提出基于器件几何比例的模拟存内计算方案，在180nm CMOS工艺下实现0.101%的均方根误差，且在-78.5℃至180℃极端环境下保持稳定，刷新模拟计算精度纪录。中国科学院微电子研究所的近阈值RRAM存算一体芯片，通过2T1R单元和电荷堆叠技术实现256通道并行计算，能效达55.21－88.51TOPS/W，为边缘AI提供高能效解决方案。
基于近阈值计算的RRAM存算一体芯片(来源：中科院微电子所)
产业竞争格局方面，海外厂商以近存计算为切入点快速落地。英伟达、三星、英特尔通过HBM共封装技术推动近存计算在数据中心的应用，而d-Matrix的Corsair芯片则集成大容量SRAM与LPDDR5X，将推理任务能耗降低70%以上。国内企业方面，后摩智能发布160TOPS算力的SRAM存算一体智驾芯片，知存科技量产全球首款NOR Flash存算一体语音芯片，昕原半导体则实现28nm ReRAM芯片量产。
2026年，预计存算一体技术将呈现三大趋势：一是技术路径分化，近存计算凭借低成本优势主导端侧市场，忆阻器、RRAM、SRAM等存内计算依托极致能效比抢占云端AI推理份额；二是生态协同加速，器件-电路-系统级技术栈整合成为关键；三是应用场景向自动驾驶、智慧医疗等实时性要求高的领域拓展
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