MOSFET（金属氧化物半导体场效应晶体管）作为现代集成电路的核心器件，其性能直接决定电路的能效与可靠性。理想状态下，MOSFET关断时应无电流泄漏，但受量子效应、材料特性及工艺限制，实际器件中存在多种漏电现象。这些漏电流不仅会增加静态功耗、缩短电池供电设备的续航时间，还可能影响电路的稳定性与信号完整性。本文将系统解析MOSFET的核心漏电类型、形成机制及关键特性。
从物理机制来看，MOSFET的漏电流主要源于载流子的隧穿、扩散及复合等过程，结合发生位置与诱因，可分为以下五大核心类型。
一、反向偏置结漏电流：PN结的固有泄漏
反向偏置结漏电流是MOSFET中最基础的漏电类型，发生在源极/漏极与衬底（或阱）形成的PN结处。当MOSFET关断时，源极、漏极与衬底间的PN结处于反向偏置状态，理论上应无明显电流，但实际因载流子的扩散、漂移及复合过程，会产生微弱漏电流。
其形成主要包含两个核心部分：一是耗尽区边缘少数载流子的扩散与漂移电流，反向偏置电场会将耗尽区中的少数载流子扫向对方区域，形成持续的微弱电流；二是耗尽区内部的电子-空穴对产生电流，热力学激发下，耗尽区中的共价键会断裂产生电子-空穴对，这些载流子被电场分离后形成电流。此外，在重掺杂的PN结区域，还可能出现带间隧穿（BTBT）现象，进一步增大漏电流。
值得注意的是，反向偏置结漏电流的数值相对较小，通常远低于其他漏电分量，在多数常规电路中影响有限，但在低温、低功耗场景下仍需纳入考量，且其对温度极为敏感，温度升高时会呈指数级增长。
二、亚阈值漏电流：关断状态的“隐形功耗源”
亚阈值漏电流是指栅源电压（V）低于阈值电压（V）、器件未完全导通（处于弱反型状态）时，源极与漏极之间通过沟道的微弱电流，其本质是沟道中少数载流子的扩散电流。在现代CMOS工艺中，亚阈值漏电流是静态功耗的主要来源，尤其在低阈值电压、小尺寸器件中占比极高。
其核心特性是与阈值电压呈指数相关，遵循公式I = Ie^[(V-V)/(nV)]（其中I为常数，n为亚阈值斜率因子，V为热电压）。随着集成电路工艺节点不断缩小，为保证器件的开关速度，阈值电压被持续降低，导致亚阈值漏电流呈指数级增大。此外，温度对亚阈值漏电流影响显著，环境温度每升高10℃，漏电流约增大一倍。
对于手机、智能穿戴等电池供电设备，亚阈值漏电流是影响待机时间的关键因素——即使设备处于休眠状态，海量晶体管的亚阈值漏电流累积也会快速消耗电量。
三、栅极直接隧穿电流：薄氧化层的量子效应难题
栅极直接隧穿电流是伴随工艺微型化愈发突出的漏电类型，源于电子（或空穴）通过栅氧化层的量子隧穿效应。栅氧化层作为栅极与沟道间的绝缘层，其厚度直接影响栅极对沟道的控制能力。随着MOSFET尺寸缩小，为维持有效栅控能力，栅氧化层厚度被持续减薄至纳米级（3-4nm），此时量子隧穿效应愈发显著。
当栅极施加电压时，栅极与衬底（或沟道）间形成强电场，电子会突破氧化层的势能垒，通过Fowler-Nordheim隧穿或直接隧穿方式穿过氧化层，形成栅极漏电流。其电流大小与氧化层厚度呈指数相关，公式可近似表示为I ∝ e^(-βt)（其中t为氧化层厚度，β为隧穿系数），氧化层厚度每减小1nm，漏电流可能增大一个数量级。
为抑制这种漏电，行业普遍采用高K介电材料（如HfO₂、Ta₂O₅）替代传统的SiO₂作为栅极绝缘层。高K材料可在保持高介电常数、确保栅控能力的同时，增大物理厚度，显著降低载流子的隧穿概率，是先进工艺中解决栅极漏电的核心方案。
四、栅极感应漏极泄漏电流（GIDL）：强电场诱发的隧穿电流
栅极感应漏极泄漏电流（GIDL）是由栅极与漏极重叠区域的强电场诱发的特殊漏电类型，主要发生在漏极与阱（或衬底）的交界处。当MOSFET关断时，栅极与漏极间存在较大电压差（V），在栅极与漏极的重叠区域形成极强的纵向电场，该电场会使漏极附近的衬底表面进入深度耗尽状态，同时减薄漏极-阱结的耗尽层厚度。
强电场的作用会引发两种物理过程：一是雪崩隧穿，高电场使载流子获得足够能量，撞击晶格产生新的电子-空穴对；二是带间隧穿（BTBT），电子直接从价带隧穿至导带。这些载流子被电场分离后，电子流入阱区，空穴在漏极积累，最终形成从漏极到阱的GIDL电流。
GIDL电流的大小与V密切相关，且存在明显的器件类型差异——NMOS的GIDL电流通常比PMOS大两个数量级。在高压器件或开关电源等应用中，GIDL电流的影响尤为突出，需通过优化栅极与漏极的重叠面积、降低栅漏电压差等方式进行抑制。
五、热载流子注入漏电流：高电场下的载流子损伤效应
热载流子注入漏电流是一种与器件老化相关的漏电类型，主要发生在MOSFET导通且漏源电压（V）较高的场景。当漏源电压较大时，漏极附近的沟道会形成强横向电场，载流子（主要是电子）在电场中加速，获得远超热平衡状态的能量，成为“热载流子”。
这些高能量的热载流子会突破栅氧化层与硅衬底的界面势垒，注入到栅氧化层内部或界面陷阱中。随着时间累积，注入的载流子会在氧化层中形成电荷陷阱，或破坏界面态，导致器件的阈值电压漂移、开关特性退化，同时增大漏电流。这种漏电不仅会增加功耗，还会缩短器件的使用寿命，是高压、高频应用中器件可靠性的关键制约因素。
由于电子的有效质量更小、界面势垒更低，NMOS中的热载流子注入效应比PMOS更为显著。抑制该漏电的核心手段包括优化器件结构（如采用轻掺杂漏区LDD）、降低漏源电压峰值及改善栅氧化层质量等。
六、不同工艺节点的漏电优化重点差异
随着MOSFET工艺节点从微米级向纳米级（甚至亚纳米级）演进，沟道长度持续缩短、栅氧化层不断减薄，主导漏电流的类型及核心制约因素发生显著变化，漏电优化重点也随之动态调整。结合行业技术演进规律，可按“成熟工艺（≥28nm）、中高端工艺（14nm-7nm）、先进工艺（≤5nm）”三大梯队，明确各节点的优化核心差异。
（一）成熟工艺节点（≥28nm）：聚焦基础漏电与工艺兼容性
28nm及以上工艺（如40nm、65nm、90nm）以平面MOSFET结构为主，栅氧化层厚度相对较大（通常＞5nm），量子隧穿效应不显著，漏电优化的核心是平衡“基础漏电抑制”与“工艺成本、兼容性”。
此节点的主导漏电流为亚阈值漏电流、反向偏置结漏电流及热载流子注入漏电流。优化重点包括三个方面：一是采用“多阈值电压（Multi-Vth）工艺”，对静态逻辑单元选用高阈值电压器件抑制亚阈值漏电流，对高速路径选用低阈值电压器件保障性能，无需复杂结构改动即可实现功耗与性能的平衡；二是优化源极/漏极的掺杂剖面，采用浅结工艺与适度掺杂浓度，减少反向偏置结漏电流中的带间隧穿（BTBT）分量，同时避免重掺杂导致的结电容增大；三是通过轻掺杂漏区（LDD）、间隔壁（Spacer）结构分散漏极附近电场，降低热载流子注入概率，延长器件寿命，该方案工艺成熟、成本可控，适合大规模量产。
值得注意的是，成熟工艺对栅极隧穿电流的抑制需求较低，仍可采用传统SiO₂栅氧化层，无需引入高K金属栅（HKC）等复杂工艺，核心目标是在保障可靠性的前提下控制成本。
（二）中高端工艺节点（14nm-7nm）：攻坚短沟道效应与栅极隧穿
14nm至7nm工艺是平面MOSFET向3D器件（FinFET鳍式场效应晶体管）的过渡阶段，沟道长度缩短至20nm以下，短沟道效应加剧，栅氧化层厚度减薄至3-4nm，栅极直接隧穿电流成为新的漏电主力，优化重点转向“抑制短沟道效应”与“解决栅极隧穿问题”。
此节点的主导漏电流为亚阈值漏电流、栅极直接隧穿电流及栅极感应漏极泄漏电流（GIDL）。核心优化方案包括：一是全面采用FinFET结构，通过“三栅控制”增大栅极与沟道的接触面积，显著提升栅极对沟道的控制能力，抑制短沟道效应引发的亚阈值漏电流激增；二是引入高K金属栅（HKC）结构，以HfO₂等高K材料替代SiO₂栅氧化层，在保持栅电容（保障栅控能力）的前提下增大物理厚度，降低载流子隧穿概率，这是此节点抑制栅极漏电流的核心技术；三是优化FinFET的鳍宽、鳍高及栅极与漏极的重叠面积，削弱栅漏重叠区的强电场，抑制GIDL电流，同时通过调整金属栅功函数精准匹配阈值电压，进一步平衡漏电与驱动电流。
此外，此节点开始引入动态衬底偏置技术，在电路休眠时施加反向衬底偏置（RBB）提升阈值电压，进一步抑制亚阈值漏电流，成为低功耗设备的关键优化手段。
（三）先进工艺节点（≤5nm）：突破FinFET瓶颈与新型结构落地
5nm及以下工艺（如4nm、3nm、2nm）中，FinFET结构的“三面栅”控制能力达到瓶颈，短沟道效应再次加剧，同时GIDL电流、栅极隧穿电流的抑制难度进一步提升，优化重点转向“突破FinFET结构限制”与“落地新型器件、新材料技术”。
此节点的主导漏电流为短沟道效应诱发的复合型漏电流、GIDL电流及栅极隧穿电流。核心优化方案包括：一是逐步替代FinFET，采用GAA（全环绕栅）结构，通过“四面栅包裹”进一步增强栅极对沟道的控制能力，从根源上抑制短沟道效应，同时显著降低亚阈值漏电流与GIDL电流，三星3nm工艺已率先采用GAA结构，台积电则在更先进节点推进该技术；二是优化高K介质与金属栅的界面质量，采用“对称双K介质”等改良结构，进一步降低栅极隧穿电流，同时通过精准控制沟道长度（保持有效沟道长度大于栅长）提升开关比（Ion/Ioff）；三是优化器件的“下重叠”设计与间隔壁长度，平衡串联电阻与漏电抑制，在保障驱动电流的前提下，最大限度削弱漏极附近的强电场，减少带间隧穿与雪崩隧穿分量。
此节点的优化难点在于“新技术的量产可行性”，例如GAA结构的良率提升、高K介质界面缺陷控制等，核心目标是在延续摩尔定律的同时，避免漏电流导致的功耗失控——此前4nm、5nm芯片出现的发热问题，本质就是短沟道效应引发的漏电激增所致。
结语
降低MOSFET漏电的核心是“精准定位+协同优化”，需结合器件的应用场景（如低功耗、高压、高频），优先抑制占比最高的漏电流分量（如亚阈值漏电流、栅极隧穿电流），再通过通用方案优化其他漏电。随着半导体工艺的发展，高K金属栅、3D器件结构、多阈值工艺等技术的融合应用，将持续推动MOSFET漏电水平的降低，为超大规模集成电路、电池供电设备的能效提升提供核心支撑。
MOSFET的各类漏电流源于不同的物理机制，但其影响相互叠加，共同决定器件的功耗与可靠性。随着集成电路向高集成度、低功耗、小尺寸方向发展，漏电控制已成为工艺设计与器件优化的核心课题。当前，行业通过采用高K栅介质、FinFET/GAA等新型器件结构、优化掺杂工艺及动态调整阈值电压等方案，已实现对漏电流的有效抑制。
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