目前SiC器件的电流容量提升是拓展SiC应用场景的关键，这个改进的主要方法是在器件内部并联更多数量的芯片，在多并的SiC芯片的双脉冲实验中，观察到器件关断过程中源极电流不均匀且存在电流环流现象。
所以本文就在考虑到外电路杂散电感的情况下，分析了等效电路的寄生参数，提出了SiC器件源极电流环流抑制和电流一致性增强方法，在消除拖尾电流阶段的环流的同时，电流一致性降低了80%。在这种方法下，基于SiC器件的多并容量得到了显著提高，得到的SiC器件实现了最高的500A下的连续开关和1000A下单脉冲关断能力。
背景介绍
对于电力系统容量大的电网应用，单芯片器件往往很难满足电流水平的要求，所以为了提高SiC MOSFET应用的电流水平，一般采用多个器件并联的方法来满足大功率应用场景的要求。芯片并联时，寄生参数的不匹配会带来电流分布不均匀的问题，从而会导致并联芯片过流热失效。所以为了充分利用各个并联SiC芯片的过流能力，保证高温条件下各芯片工作状态尽可能一致，防止任一芯片超过安全值，研发得到Kelvin源极连接的方式。这包括了双端源极布局、DBC堆叠以及扁平互连的封装结构。但是，Kelvin连接的结构将在外部电路内形成新的电流电路。所以在本文将这种因寄生电感而产生的环流现象定义为源极电流环流现象。
在双脉冲实验观察到的电流不均匀现象如下图所示。在器件关断过程中，两个源极端的电流出现了相同幅度但方向相反的的拖尾现象。这可以推断到出，在两个源极端子之间的电路中存在电流环流现象。SiC MOSFET中的这一个新现象目前还未被报道过，至于这一现象的机理尚不得知。而且因这个现象导致的开关损耗显著增加，可能存在热失效的潜在风险，目前还没有办法来避免。
本文就研究了SiC MOSFET并联模块的双脉冲实验中的关断过程。首先在考虑到封装寄生参数的情况下建立电路模型，介绍了源极电流环流现象的产生机理；然后再源极上串联一个电阻抑制了这种现象的发生。最后通过实验验证了抑制效果，并利用这种方法研发出了电流水平最高的SiC MOSFET器件。
结果与讨论
源极环流现象的机理
为了研究环流现象，将共用一个源极端子的10个SiC MOSFET芯片等效为一个SiC MOSFET芯片，一整个模块由两个等效的MOSFET芯片并联组成。此外，考虑到电路中的杂散电感和电阻，构造了如下的等效电路。
LD1-LD4和RD1-RD4分别代表了漏极寄生电感和电阻。LS1-LS4和RS1-RS3分别代表了源极寄生电感和电阻。LK1-LK4分别代表了Kelvin连接电路的寄生电感和电阻。LG1-LG3和RG1-RG3分别是栅极寄生电感和电阻。Lload为负载电感，二极管为负载电感提供提供了整流电路，VDC提供母线电压，Lloop为母线杂散电感。为了研究Kelvin电路杂散电感的影响，根据实际结构将LKS1和LKS2设置为不同值。
所以通过建立电路仿真模型得到了异常双脉冲波形如下图所示，这与实验结果一致。通过比较两个并联支路中的电流I-S1和I-S2以及流经两个并联MOSFET的电流I-MOS1和I-MOS2，可以得出结论，在器件关断过程中，环流主要发生在电源和Kelvin源极之间的电路中，几乎没有环流流经MOSFET体内。
MOSFET源极电流环流的原理类似于IGBT发射极电流环流，所以为了分析源极电流环流现象，根据KCL和KVL定理，列出了节点电压方程。根据LS1和LS3之间的差异，当较高的didt流经LS1和LS3时，根据下列公式，当电源S1的电压U1和电源S2的电压U2之间将会存在电势差。这就可以认为，源极环流是整个电路系统中一个或多个非对称因素的结果。
在器件关断的瞬间，源极环流电路可以看作是由电压ΔU(t)促进的RL电路。电压ΔU(t)通过电路中的RL放电。根据KVL，电路的方程表示为：
其中L和R表示为：
随着关断过程的恢复，漏极电流diD(t)/dt的变化率逐渐接近于0，并且伴随着ΔU(t)逐渐减小。假设器件在t0时刻完成关断，其中diD(t)/dt和ΔU(t)均为0，环流电流为iloop(t0)。在时间t0之后，环流电路可以被认为是零输入响应下的RL电路，并且电路方程为：
假设在ΔU(t)在器件开关瞬间t0处达到了最大值ΔU(t0)，通过求解方程ΔU(t)的表达式，可以得到：
基于上述分析可以看出，当器件关断时，不同的并联分支的不同di/dt在源极杂散电感上产生不同的电压降，源极回路中的电压差就产生了源极环流。因实际测试过程中，通常采集处于低电位的电源电流Is作为器件电流，因此实验结果中可能含有电源电流环流的部分，实验结果可能就不准确。测试结果中出现的电流不均匀现象和电流拖尾现象可能是因循环电流引起的。
另外，根据实验中的电流波形，可能会有20A左右的电流通过Kelvin连接电路。这种电流在器件每次关断时都会产生，这大大增加了器件的功率损耗，还可能导致Kelvin连接分支的键合线老化失效，对器件长期可靠性造成威胁。所以，源极环流就会沿电路示意图中红色箭头方向流动。蓝色框表示键合线失效可能是就是源极环流引起的。
环流抑制方法的仿真及实验验证
上述的分析说明了环流现象是由电源杂散电感两端的电压差产生的，采用对称母线结果可以使得杂散电感更加一致，可以减小杂散电感上产生的电压差，从而抑制环流现象的发生。这种方法需要工程设计上的配合，需要器件自身的优化设计。
而另一种抑制源极环流的方法是增加Kelvin电路的电阻RKS1和RKS2。这种方法可以使得电流在时间t0处更小，根据iloop(t)的方程表达式，电流的衰减速率更大。这个方法不会不会受器件外部电路的限制。因此在Kelvin电路中串联电阻的方法更具有普适性。
通过与前文同样的电路模型进行仿真，RKS1和RKS2设置为0.01Ω、0.1Ω和5Ω。芯片并联器件的关断仿真如下图所示。Kelvin回路与电阻串联后，在源极端监测到的电流更加明显。
反向电流的峰值定义为源极电流环流的峰值，电流从峰值衰减到峰值的10%定义为衰减时间。下表列出了三种情况的峰值电流和衰减时间。表中可以看出，通过增加串联电阻到5Ω，峰值电流被抑制到初始值的28%，衰减时间缩短至初始值的8%，增加串联电阻对源极环流有明显的抑制作用。
源极环流抑制实验
在所研发得到的SiC器件上串联一个5Ω电阻后进行了双脉冲实验，波形如下：
器件关断过程中的电流拖尾现象得到了明显抑制，这验证了前文的理论分析结果，明显说明了源极电流环流现象得到了抑制。同时，从上图看出，随着Kelvin串联电阻的加入，除了环流得到抑制，因源极环流造成的电流不均匀现象也得到了抑制。和第一个图中两组芯片之间的电流不均匀相比，上图中的电流不均匀程度明显下降。
这个方法对尽可能最大化SiC器件电流容量上提供了有力支持，如下图所示。
利用这个方法对SiC器件进行了500A连续开关验证，并实现了980A电流双脉冲实验。实验结果证明，器件具有了比现有SiC器件更高的连续开关和极限关断能力。
总结
本文主要针对高压SiC MOSFET关断过程中出现的异常源环流现象进行了研究。
首先对双脉冲实验中观察到的异常现象进行了论证，其次通过仿真和实验，明确了不同源端杂散电感的不均匀性导致开尔文电路中存在环流，最终导致测试结果中出现拖尾电流的异常。
此外，据透露，这种现象产生的大电流将继续流经键合线，对器件的可靠性构成威胁。此外，本文还提出了一种解决方案，即在开尔文电路中串联一定的电阻，从而在不对应用环境提出要求的情况下抑制了这种现象，同时大幅降低了器件内部芯片电流不均匀程度。该方法将极大地促进高压SiC MOSFET的研究和发展。
最后，利用本文提出的方法制作出了比现有主流SiC器件具有更大电流容量的SiC器件，并通过了长期连续实验，在双脉冲实验中，该器件在3.6kV母线电压下通过了980A的双脉冲实验，验证了该器件的有效性。
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