作者提出了一种新型的沟槽侧壁（TrenchSidewallDoping，TSD）超结（SJ）器件，这个结构利用等离子体掺杂（PlasmaDoping，PLAD）技术解决了传统SJ器件流片中的可扩展性限制，TCAD仿真证明了其在所有的电压级别上的可扩展性，在保持电荷平衡的同时减小了元胞间距。这使得了Ron,sp显著降低，接近于SJ器件极限。Si基流片结果验证了TSD-SJ器件的可行性。这个设计实现了P柱小型化至0.1um，这是现有SJ技术中最小的。PLAD技术的共形沟槽侧壁掺杂简化了流片工艺，取代了传统SJ流片工艺，并支持高深宽比沟槽中的SJ电荷平衡原理。这个设计中的减小元胞间距和低Ron,sp为高性能和高性价比的功率器件应用提供了一个新的革命性的解决方案。
背景介绍
功率器件的关注点都是集中在不断降低导通损耗，而SJ和场板技术就是其中关键的技术。这些技术因其通过高垂直的场分布来降低Ron,sp和保持高击穿电压的。
对于低于150V的低压应用，场板技术（Fieldplate，FP）是首选方案。FP技术通过MOS电容（即多晶硅柱）增强表面电场控制，以平衡n-漂移区中的电荷。FP技术在降低Ron,sp方面是有效的，但是击穿电压更多地依赖于衬底厚度，这种依赖性干扰了元胞间距变窄，这就不适合高压应用场景了。
对于超过600V的应用场景，SJ技术的优势变得更加显著。通过利用电荷平衡的n/p柱结构，SJ技术优化了电场分布，实现了完全耗尽并显著降低了Ron,sp。但是，将SJ技术放到低压应用中存在挑战，SJ器件的尺寸缩小到更小的元胞间距受到这些流片复杂性的限制。如下图所示的多层外延和沟槽外延的工艺手段引入了严重的问题，包括对准、掺杂不平衡和高缺陷率，这就使得进一步小型化变得不现实。
为了解决这些问题，作者提出了一种新的TSD-SJ结构，利用PLAD技术，TSD-SJ结构可以在简化流片工艺的同时实现精确的沟槽侧壁掺杂。这个创新不仅扩展了SJ结构在所有电压范围的可扩展性，而且还实现了超低的Ron,sp。
结果与讨论
TSD-SJ结构与仿真
TSD-SJ器件结构的创新在于引入了PLAD技术，此技术利用其精确的沟槽侧壁掺杂。这已经在FinFET、DRAM等领域得到广泛验证，通过利用低能等离子体注入实现共形沟槽侧壁掺杂，如下图所示。
与倾斜角注入技术的定向方法不同，PLAD技术即使在高深宽比的沟槽中仍可确保均匀掺杂，无需精确的倾斜控制，从而提供更可靠性的手段。
这项研究利用PLAD技术提供精确和均匀的掺杂控制，同时显著降低流片复杂性。简化了传统的多层外延或沟槽外延相关的流片复杂性降低了生成成本，更重要的是促进更薄的p柱和更窄的元胞间距，同时保持了电荷平衡和高BV。下面利用仿真验证了这个设计，证明其可实现低Ron,sp和优异的电学性能。
仿真从N+衬底开始，然后再其上外延生长N-外延层，然后在N-外延层中刻蚀得到沟槽，再通过PLAD技术掺杂沟槽侧壁。在SJ技术中，理想的SJ结构符合泊松方程，并满足电荷平衡条件来确保N/P柱完全耗尽。随着P柱宽度变窄，必须增加P柱的掺杂浓度来维持电荷平衡。因可将P柱宽度降低至0.1um，因此其浅而薄的注入层浓度必须比N-外延层的浓度高出至少一个数量级，才能够保持电荷平衡。
而且除了电荷平衡条件外，SJ器件的Ron,sp的性能还受到元胞间距的影响。Ron,sp可表示为：
这个公式强调了SJ结构的Ron,sp的极限是由材料的载流子迁移率μn、介电常数ξs、临界电场强度Ec和元胞间距d决定。通过PLAD技术，TSD-SJ技术可以通过P柱宽度减小到0.1um来减小整体尺寸，同时降低Ron,sp。
如下图所示，TSD-SJ设计包括掺杂Si的侧壁和沟槽结构。这个创新的设计可以调整几个参数来实现所需的应用，包括外延厚度、沟槽深宽比、Si宽度和掺杂浓度。通过增加外延厚度和改变沟槽深宽比，仿真下的TSD-SJ设计可以扩展到所有电压等级应用。
下图展示了所提出的TSD-SJ仿真的Ron,sp-BV趋势，超过了现有技术的性能。TSD-SJ的Ron,sp的减小归因于P柱宽度优化为0.1um，这显著了元胞间距。通过电荷平衡理论，所提出的TSD-SJ结构不仅提高了优异的Ron,sp性能，还提供了各电压等级的使用扩展性。
器件制造及测试
为了验证所提出的方法的可行性，使用扩展电阻分布（SpreadingResistanceProfile，SRP）分析进行实验验证，提供掺杂分布和仿真结果的对准。SRP被用于测试具有外延层的裸Si片上的P柱的PLAD掺杂浓度和深度。
下图表明了B掺杂深度约为0.1um的浅P柱，还有沟槽工艺后的器件横截面的SEM图像，还有器件的工艺Flow。工艺从栅极和体区和源极注入开始，随后进行深沟槽刻蚀和PLAD以沿着沟槽侧壁沿着共形地掺杂B元素。然后利用氧化物填充沟槽，并进行金属化来完成结构制造。
TSD-SJ结构的实验是在150V设计的Si片上进行的，其特征在于2.2um的元胞间距和10um的外延层。下图显示了其真实的BV约在151V。此外通过，Hd-Vd特性曲线表明Ron,sp约为0.49mΩ·cm2，证明了PLAD技术在实现精确P柱形成的可行性。
下图显示本文所提出的设计在已经报道中的Si基SJ器件中展示了同类器件中的最佳Ron,sp性能。BV各Rsp之间的折中权衡突出了这个创新结构在功率半导体中应用前景。虽然目前这项研究集中在150V产品上，但是设计和技术本质上可扩展至更高电压等级。仿真结果表明，通过增加外延厚度，优化沟槽深宽比，并微调掺杂浓度，TSD-SJ结构可以实现更低的Rsp和更高的BV，使其适用于未来更加广泛的应用。
总结
此篇研究介绍了新的TSD-SJ结构，结合仿真和流片制造，解决了传统SJ设计的局限性。通过将沟槽结构与PLAD技术相结合，TSD-SJ设计有效地解决了降低Rsp、保持BV和简化制造工艺的挑战，从而为SJ技术的未来创新提供了一条途径。未来的工作重点将是将TSD-SJ的可扩展性扩展到高压应用。
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