IGBT的dV/dt指的是集电极-发射极之间的电压V
CE随时间的变化率。它一般有两种来源：其一是在IGBT关断时，器件自身的V
CE会快速上升，这就会存在dV/dt；其二是在同一个桥臂中另一个IGBT的开通，会通过寄生电容对关断IGBT施加一个极高的dV/dt。
dV/dt耐受能力决定了器件在开关应用中的实际应用能力，超过其耐受能力会导致器件烧毁失效。
dV/dt失效机制一般存在两种机制：动态导通、寄生晶体管开启
电容开启导致的动态导通失效
当在IGBT的集电极-发射极电压VCE存在dVCE/dt变化时，集电极电压分别作用在两个电容上的，则对应的实时栅压为：
这个表达式是假定栅极-发射极电容阻抗远小于驱动电路上的电阻RG。假设关断瞬间过程中的电压等于输入电压(忽略寄生电感带来的震荡)，则栅极上额外产生的最大电压有：
如果这个实时的栅极电压超过了器件阈值电压，则IGBT器件将不再受触发源控制而导通，即高dV CE /dt可以将栅极-发射极电压增加到超过阈值电压，导致IGBT不受控开启。这就会导致直流母线电压被上下管直接短路，此时就会产生一个强穿通电流，导致晶体管失效。所以基于上述表达式，需要保持栅极-集电极电容与栅极-发射极电容的比值（C GC /C GE）足够小，来避免电流穿通问题。
当假设驱动电路上的RG远小于器件的栅极-发射极电容阻抗，此时高dVCE/dt在会在CGC上产生电流：
当电流流经栅极驱动电阻RG时（电流路径：CGC-RG-驱动电压）,会在栅极侧产生电压：
若此时VG超过了器件的阈值电压，则器件开启，从而产生巨大的穿通电流导致了器件失效。故而，在此产生了一个被允许的最大dVCE/dt:
所以对于IGBT应用电路中最大的工作频率就由dVCE/dtmax来决定，所以如果想实现IGBT更高频率的应用，就需要控制栅极-集电极电容。
寄生晶体管导通导致的失效
IGBT结构内部PN结之间包含了寄生NPN晶体管，如下图所示。在器件导通时，可能会存在导通电流流经Pwell中的等效电阻RB，从而提升了Pwell/N结的压降从而导致开启。目前一般是采用N+发射机区域和Pwell基区短路的的方法来抑制NPN晶体管的开启。
因集电极存在高dVCE/dt，因电容CCE的充放电，所以Pwell区域会产生感应电流：
当电流流经Pwell电阻RB时，电阻上的压降会使得Pwell/N+正偏：
当压降等于PN结的内建电势Vbi时，结内开始有注入电流，集电极侧能承受不导致产生不注入电流的最大dV/dt有：
所以，减小RB就可以获得更高的耐dVCE/dt能力。而RB则是：
ρpwell是包含N+补偿在内的Pwell的方块电阻。
所以，可以通过缩短N+发射极区域的长度来获得较小的R b或通过深P+区域来减小R b。但是深P+的引入会带来离子注入时的横向扩散问题，必须限制其横向扩散从而避免导致阈值电压增加。
总结
影响IGBT耐dVCE/dt能力的关键因素
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因素 |
影响趋势 |
具体说明 |
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栅极驱动电阻RG |
负相关 |
RG 越大，动态导通时的栅极压降越大，越容易导致器件误导通。所以降低RG 是提高耐dVCE/dt能力最有效的方式 |
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米勒电容CGC |
负相关 |
CGC 越大，在相同dVCE/dt下产生的电流越大。这一般需要进行结构上的调整来减小CGC |
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器件阈值电压Vth |
正相关 |
器件Vth越高，器件产生的栅极压降越难以达到阈值，故越难实现误导通，但是器件Vth太高又会带来较高的VCEsat |
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驱动电路关断电压 |
正相关 |
对器件施加负压关断，这样会提供更大的栅极电压裕量，更能实现抗dVCE/dt |
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器件结温 |
负相关 |
温度越高，器件Vth下降，使得器件在高温下更易发生dVCE/dt误导通 |
所以，提高器件耐dV/dt能力的手段有：
1、优化驱动电路：
a.降低关断回路栅极电阻RG(off)：在保证关断电压过冲可接受的前提下，尽可能使用较小的RG(off)。
b.使用负压关断：强烈推荐使用负栅极电压（如-5V至-15V）来关断IGBT，这能显著提高抗干扰能力。
c.采用有源米勒钳位（Active Miller Clamp）：这是最有效的技术之一。当检测到米勒平台时，驱动IC会内部将一个低阻抗开关连接到负压或地，将栅极电压牢牢钳位在安全水平，防止误导通。
2.选择合适器件：
a.选择具有低米勒电容CGC和 高阈值电压Vth的IGBT。
b.对于极端应用，考虑使用RC缓冲电路（Snubber） 来降低施加在IGBT上的dV/dt。
3.PCB布局优化：
a.最大限度地 减小驱动回路的寄生电感，因为寄生电感会与栅极电阻形成振荡，恶化栅极信号。
b.使驱动回路路径尽可能短而宽。
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