摘要
宽禁带碳化硅（SiliconCarbide，SiC）金属氧化物半导体场效应晶体管（MetalOxide-SemiconductorFieldEffectTransistor，MOSFET）以其高压、高频、高温等优越性能成为功率半导体器件领域的有力竞争者。虽然已有多家厂商相继推出商用SiC MOSFET产品，但在实际应用中仍面临许多严峻挑战，尤其大电流应力可靠性与阈值电压稳定性问题已成为制约其规模化应用的关键瓶颈。一方面，当应用系统因异常出现瞬态大电流极端电应力时，通常为微秒时间尺度的短路大电流和毫秒时间尺度的浪涌大电流，高功率密度SiC MOSFET会面临更高的瞬时功率，增大了器件失效风险。另一方面，栅氧可靠性问题长期困扰着SiC MOSFET的发展，特别是器件纳秒级高速开关过程中的阈值电压稳定性问题，往往成为系统异常的重要原因。但是目前国内外的研究还缺乏从器件物理底层角度去探索大电流应力下SiC MOSFET可靠性能力薄弱和阈值电压不稳定的本质原因，以及相应的可靠性加固结构和阈值电压快速提取技术。
针对以上问题，本论文通过对SiC MOSFET短路、浪涌大电流可靠性以及阈值电压稳定性的实验与理论研究，较系统地探索了器件在极端电应力和高速开关过程中的物理行为和失效机制，揭示了影响器件可靠性的关键因素，提出了提升器件大电流可靠性的新结构和新方法，建立了描述器件内部电流导通路径演化过程的物理模型，开发了一种针对快恢复阈值电压漂移的低延迟评估新技术，从而为SiC MOSFET器件设计和工程化应用提供了技术支撑和理论指导。本文创新工作体现在“加固结构”、“物理模型”、“评估技术”三个方面：
1、SiC MOSFET短路可靠性失效机制与加固新结构
通过探索器件结构参数、关键性能参数以及直流母线电压等级（应力强度）对短路能力和失效模式的影响机制，明确了SiC MOSFET两类失效模式的诱导机制：短时间高强度应力导致的热失效与长时间低强度应力导致的栅失效。同时，本文还揭示了因集成肖特基二极管（SchottkyBarrierDiode，SBD）结势垒退化而导致短路泄漏电流失控的新型失效机制。此外研究发现，相较于传统平面栅结构器件，更低导通电阻的沟槽栅结构通过高阈值电压设计降低了短路电流上升速率和峰值，从而提升了短路耐受时间，表明阈值电压是除导通电阻以外影响器件短路能力的关键性能参数。其次，提出了一种集成自适应势垒调控（Auto-AdjustBarrier）结型场效应晶体管（JunctionField-EffectTransistor，JFET）的SiC MOSFET短路加固新结构（ADJ-MOS）。新结构能够在短路大电流状态下自适应地调控MOS沟道区势垒高度，缩小载流子输运路径有效宽度，从而抑制短路电流。相较于传统结构，ADJ-MOS在保证相同导通能力的同时，短路峰值电流密度降低了31.6%，短路耐受时间从7μs增加到11.5μs。最后，针对集成JFET结构引入的额外电阻，建立了双区JFET电流导通路径模型以指导短路加固新结构设计。
2、SiC MOSFET浪涌可靠性失效机制与第三象限导通模型
针对浪涌大电流应力下器件内部复杂的电热耦合关系，建立了SiC MOSFET第三象限多路径混合导通物理模型，阐明了双极（体二极管）和单极（MOS沟道和集成SBD）导通路径在浪涌应力下竞争的电流共享关系，以此探讨了器件结构参数和MOS沟道开启对浪涌能力和失效模式的影响机制。实验表明，MOS沟道开启为浪涌电流提供了额外路径，降低了浪涌过程小电流区间的导通压降，从而小幅提升了器件可承受的最大浪涌电流（<10%）。相反，集成SBD提高了体二极管开启电压，抑制了大注入条件下的电导调制，使得器件浪涌能力明显低于非集成SBD结构。同时，导通模型明确了器件阻断能力与体二极管浪涌能力的矛盾关系：更厚的漂移区可以提升阻断能力，但也降低了平均载流子浓度，导致体二极管的电导调制效应减弱，从而削弱了浪涌能力。此外，针对双沟槽栅器件因终端区表面电流聚集而导致浪涌能力薄弱问题，提出了在浪涌过程中切换栅偏置以控制电流路径转换的驱动方法，使得最大浪涌电流从1468A/cm2提升至2579A/cm2。
3、SiC MOSFET阈值电压稳定性与低延迟评估技术
针对SiC MOSFET栅氧快界面态缺陷导致的阈值电压漂移在应力结束后呈指数恢复而难以表征的问题，提出了一种基于转移特性曲线随阈值电压平行移动原理的低延迟评估技术。该技术实现了器件从应力状态到测量状态的快速转换，将测试获取阈值电压的延迟时间从文献报道的最低1μs缩短至100ns，使得因延迟造成的正向/负向阈值电压漂移误差分别降低了33%和22%。低延迟评估技术可以应用于测量-应力-测量的阈值电压稳定性评估序列，并将其最高栅偏置应力开关频率由传统技术的500kHz提升至5MHz。最后，基于阈值电压稳定性的低延迟评估技术，探索了双极栅偏置应力对SiC MOSFET阈值电压漂移的影响机制。实验表明，界面态捕获电荷的排斥作用会导致阈值电压漂移随应力时长呈现先快后慢的对数增长关系。
第一章绪论
1.1研究背景
19世纪中后期，电力的发现及其广泛应用显著推动了第二次工业革命的进程，引发了一场深刻的技术与产业变革浪潮。由此，人类进入了一个以电力科技为主导的新纪元，电力电子技术应运而生。在经济持续发展的背景下，各行业的电气化程度逐步提升，使得对电力电子技术的研究愈加具有深远意义。现代电力电子技术的应用范围极为广泛，涵盖了众多生活领域。从低功率的消费类电子设备，至中大功率的电动汽车、轨道交通及家用电器等，再到高压输电系统、智能电网所牵涉的超高功率范畴，此类技术都大幅增进了电力运用的效率与灵活性。
功率器件作为电力电子技术的核心组成部分，通过精确控制电流和电压的导通与截止状态及其幅值，可靠地实现电能转换与电路调控，其发展与研究始终受到广泛关注。而其中最具代表性的硅（Silicon，Si）基功率器件，在漫长的发展过程中已经趋于成熟和完善。从早期的双极型功率晶体管、晶闸管及其衍生器件，到金属氧化物半导体场效应晶体管（MetalOxideSemiconductorFieldEffectTransistor，MOSFET），再至绝缘栅双极晶体管（InsulatedGateBipolarTransistor，IGBT），器件逐渐从小功率、低频、半控型往大功率、高频、全控型发展。目前MOSFET和IGBT以其高效、高可靠性、易于控制等特点被广泛地应用于各电力电子领域。
图1-1为功率半导体器件工作范围及应用领域示意图。可以观察到，在高压输电和电力机车等大功率应用场景中，通常使用低开关频率的器件，如可关断晶闸管（GateTurn-offThyristor,GTO），而对于智能设备、开关电源等小功率设备，则可使用kHz到MHz开关频率的功率集成电路（PowerIntegratedCircuit,PIC），例如横向双扩散MOS管（LateralDouble-diffusionMOSFET，LDMOS）。而分立功率器件MOSFET，IGBT则在中压中频的应用场景中更为普遍。这是由于电力电子器件的导通电阻和结电容之间存在难以调和的矛盾关系，致使其无法同时大幅降低导通损耗与开关损耗，从而限制了基于硅材料的电力电子系统效率的提升。诸如目前在高压电力电子系统中被广泛运用的SiIGBT，虽拥有较高的击穿电压，然而由于其工作模式为双极导通，载流子储存效应导致开关速度相对迟缓。由此造成的拖尾电流问题导致了高开关损耗，使得器件产生大量热量，因此不得不降低工作电流以降低温度。此外，由于禁带宽度较窄，硅基功率器件在超过175℃的环境中难以正常运行。即使采用最先进的散热技术，其最高工作温度通常也不会超过200℃，这无法满足高温电力电子系统的应用要求。综上所述，硅基功率器件受制于自身材料的物理特性，已发展到其性能极限，难以适应当前复杂的应用场景需求。
因此，众多研究者们开始探寻新的替代材料。自20世纪90年代以来，宽禁带半导体材料碳化硅（SiliconCarbide，SiC）和氮化镓（GalliumNitride，GaN）备受瞩目。碳化硅作为第三代半导体的典型代表，凭借其良好的热导率、高饱和电子迁移率、高临界击穿电场、高禁带宽度特性、高熔点以及出色的抗辐射能力等优势，极为适合在高压、高频、高温及大功率等应用环境中使用。这些特性极大地提升了电力电子系统的效能，有效削减了系统的总体成本。
表1-1展示了SiC与Si材料的特性对比。SiC材料的结构存在多种同素异型体，常见包括3C-SiC、4H-SiC和6H-SiC。其中，4H-SiC拥有较高的禁带宽度，临界击穿电场，以及载流子迁移率。因此，目前主要采用4H-SiC材料制造SiC功率器件。本文后续内容提到的SiC材料均为这种原子排列结构。
如图1-2所示，SiC材料的禁带宽度为3.26eV，约为Si材料禁带宽度的三倍，这使得SiC材料的本征激发更不容易发生，SiC器件应用于高温也更加稳定，同时其反向漏电相较于Si器件也能大幅降低。由于SiC材料的临界击穿电场约为Si的十倍，SiC器件能够实现Si器件难以达到的耐压等级。同时，在满足相同击穿电压的前提下，SiC器件具有更低的导通损耗。另外，SiC材料的电子饱和漂移速度可至Si的两倍，这使得SiC器件的开关速度更快，开关损耗更低，相比Si能够在更高频率下运行。除此之外，更高的热导率及更高的熔点等均是SiC材料的天然优势，赋予了SiC器件更强的散热能力，使其能够在高达300℃的环境中稳定运行。
近些年来，SiC器件的研究进展颇为迅猛，并已然成功实现商业化。SiC器件已推出多种单管封装形式及功率模块可供用户选择，并广泛应用于光伏逆变器、高速机车、风力发电、新能源汽车以及不间断电源等领域。在众多SiC器件中，SiC MOSFET以其输入阻抗高、易于控制和驱动的优点而备受关注。图1-3(a)为SiC MOSFET与Si功率器件的整体性能对比。在600V至900V的应用范围内，Si器件主要以超结MOSFET为代表。SiC MOSFET与之相比，能够实现更小的芯片尺寸和更低的开关损耗。在900V至3300V的领域中，尽管SiIGBT的耐压等级与SiC MOSFET相当，但其开关速度却不及后者。同时，在高开关频率应用中，SiC MOSFET相较于SiIGBT具有更高的效率。例如，当使用300A的SiIGBT模块且开关频率为40kHz时，负载电流限制在80A以内。然而，如果将其替换为300A的SiC MOSFET模块，则可以达到200A的负载电流，这比SiIGBT多提供了120%的额外负载能力。特别地，在电动汽车等对电力电子系统要求紧凑的领域中，必须尽量减少无源元件，另外繁杂的冷却系统也需要轻量化。采用SiC MOSFET能够有效支持此类设计与改进。在图1-3(b)所示的DC-DC电力电子变换器中，相同电流电压等级下，SiC MOSFET的芯片面积仅为SiIGBT面积的四分之一。可以将系统开关频率从25kHz提升至160kHz，显著减少无源元件。同时SiC MOSFET良好的高温特性也减少了散热组，使得系统整体质量和体积仅分别为SiIGBT系统的13%和15%。综上所述，在900V至4500V的阻断电压范围内，以及高频紧凑系统应用中，SiC MOSFET展现出巨大潜力。
1.2、SiC MOSFET基本原理与发展现状
随着SiC材料和器件制造技术的发展，SiC MOSFET的器件成本和材料缺陷得到进一步控制，已经有多家国内外半导体厂商推出量产的商用SiC MOSFET产品。各家公司根据自己的工艺路线、专利布局，发布了多种不同结构类型的SiC MOSFET。从栅极结构设计角度来看，这些器件主要分为两种不同技术路线。一种是采用平面栅结构设计，代表品牌有Cree、ST、Onsemi和Littelfuse。另一种是采用沟槽栅结构设计，代表品牌有Rohm、Infineon和Bosch。不同的设计路线在导通能力、开关损耗、可靠性等方面都具有自身优势。
最早实现商业化的器件结构是平面栅（PlanarGate）设计。2010年，Cree公司首次成功推出了平面栅SiC MOSFET（P-MOS）的商业产品，并在随后不断迭代结构设计和进行工艺优化。图1-4展示了P-MOS的结构剖面示意图，其中包含了该公司上一代传统工艺制成的大尺寸元胞结构，以及经过结构优化的最新一代先进工艺制成的小尺寸元胞结构。P-MOS通过直接氧化表面SiC材料形成SiO2层，而氧化层与下方P型基区（P-well）接触形成平行于器件表面的沟道（channel），因此称之为平面栅器件。在正向导通工作状态下，电子从N+源极Source出发流经沟道后，还需从两侧P-well之间形成的JFET区输运到漂移区（N−drift），最后通过重掺杂的N+衬底substrate从漏极Drain流出形成电流。其中，两侧P-well区与JFET区之间会形成耗尽层并向中间扩展，导致器件导通电阻显著上升。因此，通过采用N型离子注入工艺或高浓度外延工艺引入电流扩展层结构（CSL）来降低器件JFET区电阻。在阻断工作状态下，器件通过重掺杂P-well与轻掺杂N−drift形成的PN结来阻断电压。P-MOS的栅氧化层距离P-well底部较远，因此P-well很好地屏蔽栅氧化层尖峰电场，提高了器件的栅氧可靠性。相较于上一代器件元胞设计，新一代器件依托先进工艺缩小了元胞尺寸并优化了掺杂浓度，在保证导通和阻断能力的基础上，减小了芯片面积，进而降低了比导通电阻。
相较于平面栅结构，沟槽栅结构工艺流程较为复杂。如图1-5所示，需要先通过刻蚀工艺在器件表面形成凹形沟槽结构，再对沟槽内SiC材料进行氧化形成SiO2层，氧化层与侧面P-well接触形成垂直于器件表面的沟道。由于P-well区位于沟槽栅两侧，电子从沟道流出后直接到达漂移区，一定程度上削弱了JFET效应对载流子输运的负面影响。同时垂直沟道还可以改善4H-SiC晶向对迁移率的影响，电子在沟道区的输运方向与漂移区一致，合理调整晶圆的晶向可以最大程度提升迁移率，所以在导通特性方面沟槽栅器件相较于平面栅器件表现更为出色。然而，由于常规沟槽栅底部直接与漂移区连接缺少P-well保护，并且沟槽拐角处曲率效应导致电场集中，SiC材料高临界击穿电场（~3MV/cm）使得器件阻断时沟槽底部拐角处的栅介质电场强度最高可达8MV/cm，从而导致了严重的栅介质可靠性问题。因此，必须针对沟槽栅SiC MOSFET器件进行特殊的栅介质保护设计来提升可靠性。其中最早采用的保护设计是由Cooper团队的Khan在2002年提出：该方法利用离子注入，在沟槽底部形成P+屏蔽层，通过P+屏蔽层和N-drift形成PN结，以减轻沟槽底部栅氧化层的尖峰电场，从而保护栅氧化层不发生提前击穿。然而这一做法也导致了电流路径方向发生一定程度的改变，同时P+屏蔽层的接地问题也影响了器件的开关特性。
除此之外，Rohm公司在2015年推出了全球第一款双沟槽栅（DoubleTrench）SiC MOSFET（DT-MOS）器件产品，后来Infineon公司也在2017年推出了非对称沟槽栅（AsymmetricTrench）SiC MOSFET（AT-MOS）器件产品。图1-5(c)和(d)展示了这两款量产沟槽栅SiC MOSFET元胞结构。AT-MOS通过深P-well区将沟槽半包围，以牺牲一侧沟道导电为代价，形成对沟槽底部拐角电场的屏蔽，实现了栅氧保护，同时左侧利用4H-SiC的a-plane晶向形成沟道以实现最佳的沟道迁移率。DT-MOS在栅极沟槽两侧辅以高浓度P型注入掺杂（P-well）的源极沟槽，P-well底部深度高于栅极沟槽以缓解栅氧化层电场集中效应，但源极沟槽无法作为沟道，使得有源区整体沟道密度降低。
除了根据栅极结构选择发展路线，还有厂商根据应用场景需求，进行了特殊元胞结构设计。在实际的功率转换器应用中，例如电机驱动以及DC-DC变换器，续流二极管（FreewheelingDiode，FWD）是一个不可或缺的组件。与需要外部反并联FWD的SiIGBT不同，SiC MOSFET可以利用内置的PN结体二极管作为FWD，有效节省额外反并联二极管的成本，减小系统的体积，降低模组的寄生参数。然而，在应用过程中，PN结体二极管仍存在以下问题：一是SiC的高禁带宽度会导致PN结开启电压较高（>3V），增加了续流状态下的导通损耗；二是PN结体二极管的工作模式为双极导通，在由导通切换到阻断状态的过程中，需要时间抽取漂移层中存储的少数载流子，由此形成较高反向恢复电流，带来较高开关损耗；三是SiC外延层生长过程中会引入基平面位错的缺陷（BasalPlaneDislocations，BPD），PN结体二极管在双极导通模式下，注入到漂移区中的空穴会使得BPD与电子发生复合效应释放能量。释放的能量会形成堆垛层错，从而增大器件的导通电阻和泄漏电流，即“双极退化”。
为了解决这些问题，国内外研究者们开发了一种集成肖特基势垒二极管（SBD）的SiC MOSFET（SBD-MOS），其中东芝公司在2021年推出一种量产SBD-MOS结构。如图1-6所示，在传统平面栅SiC MOSFET的基础上，将三分之一有源区元胞的栅极结构周期性地替换为SBD结构以实现集成。原本与JFET区表面形成的栅氧化层以及上方的多晶硅栅，被替换为由源极金属与JFET区形成的肖特基接触（Schottkycontact）。集成SBD结构拥有更低的开启电压（<1.5V），在续流模式下先于PN结体二极管导通，降低了器件导通损耗。同时，SBD的工作模式为单极导通，可以缓解少子储存效应，缩小反向恢复电流和时间，进而优化开关特性，同时避免了可能面临的双极退化风险。
1.3、SiC MOSFET可靠性研究意义
尽管已有大量研究充分验证了SiC MOSFET器件的优越性能，但要成为电力电子应用的主流选择，仍需克服诸多技术瓶颈。在电力电子系统发展中，复杂度和可靠性之间存在尖锐的矛盾。在应用中，不仅需要关注功率器件性能提升对系统效率的影响，还必须确保器件能够稳定可靠地运行。一项调查显示，至今为止发生的电力电子系统故障中，约有31%是由功率器件造成。在一些关键领域，如电动汽车、轨道交通，航空航天等，整机系统的可靠运行至关重要，如果功率器件失效，可能会导致严重的经济损失和安全隐患。因此，功率器件的可靠性研究将显著影响整个电力系统的可靠性，其对于提高电力系统的耐用性和使用寿命不可或缺，可靠性工程也会带来更大的经济效益。
可靠性被定义为产品在特定条件和时间内完成预定功能的能力。通过对产品可靠性的研究，可以预测其剩余使用寿命或识别其异常行为，进而评估电力系统的运行状态。针对半导体器件可靠性的研究，首先应对器件的结构及电学特性，工作机理等有深刻的理解和认知，从而可根据具体的失效现象，进一步分析其内在原理和失效机制，最终旨在根本上消除或降低器件面临的失效风险，从而提升其可靠性。如图1-7所所示，器件的失效率从生产到应用的不同时期，体现出明显的差别，失效机制通常划分为三种类型：早期失效、磨损失效和随机失效。
早期失效指的是器件在使用初期发生的故障，其失效速度较快，但随着工作时间的延长，失效速率会逐渐减缓。这种类型的失效通常源于材料或制造过程中的潜在缺陷，并在使用过程中受到环境应力和工作应力的激发。不过，通过老化测试与筛选，可以在生产阶段提前识别并剔除存在问题的不良产品。
磨损失效乃是由长期的损耗或疲劳所引发的性能衰退，器件在长时间运行后不可避免地会经历退化过程，由于热载流子注入、电迁徙、材料胀缩等效应引起半导体的化学与物理变化，逐渐接近其使用寿命。失效率随工作时间增加而迅速上升。图1-8展示了器件历经长期使用后出现金属引线脱落的情形。这种退化通常可以通过对运行状态进行监测来预测。通过及时更替新器件，可以有效避免因磨损失效而导致系统受损。
随机失效是指器件在长期使用过程中出现的偶发性故障。由于存在潜在缺陷的产品已于早期失效阶段被剔除，因此阶段的失效率较低且相对稳定，是最良好的工作阶段。随机失效具有偶然性和不可预测性，考虑到故障发生前并没有任何预警信号，因此只有在故障发生后，通过分析和理解其根本原因，才能对器件重新进行设计制造，以解决或缓解相关问题。如图1-9，随机故障可被划分为两类：严重过载和不稳定性。通常情况下，器件封装内的部分被定义为内部，不稳定性与器件内部结构关系密切，而严重过载则与外部应力相关。其中，严重过载的典型特征是外部施加的应力使器件运行超出其安全工作区，诸如过电压（雪崩击穿）、过电流（短路或浪涌）、过热以及宇宙射线等。不稳定性本质上取决于器件内部的物理机制，往往会致使器件失控并可能引发损坏。有时外部应力也可触发不稳定性，但之后的演化过程不再依赖外部应力条件。器件内部的几何形状、布局、引线键合技术以及芯片设计和制造工艺均发挥着至关重要的作用。例如，阈值电压不稳定可能导致功率MOSFET在工作过程中出现开关不同步和器件误开启。不稳定性的预测相当困难，因为其诱发机制多样，并且演化过程受多个参数影响，如电压、温度波动、电感与电容震荡、电流分布不均及电磁干扰等。图1-9展示了IGBT中出现严重过载和不稳定性的实例，其中图1-9(a)显示在短路大电流应力冲击下，器件因承受过大的电热应力而导致热烧毁；图1-9(b)则为由不稳定引发的内部电流不均现象。总体而言，为了实现系统应用所需的高可靠性目标，必须充分考虑器件运行过程中可能出现的这种极为危险性的随机故障。因此，在使用功率器件之前，需要对其进行深入理解，目前工业界也仍在积极应对这一故障模式。
与相同规格的SiIGBT比较，SiC MOSFET具备更小的芯片尺寸、更高的功率密度，以及更高的开关频率，使得其面临更为严峻的可靠性问题。一方面，虽然已有文献证实，SiC MOSFET最高可以工作在350℃的结温环境[52]，但在突发的极端电应力作用下，器件内部的最高温度往往会达到更高值，使得其可靠性仍然难以获得保障。另一方面，SiC MOSFET器件形成氧化物界面与Si器件不尽相同，栅氧质量及可靠性也要差许多。就目前来看，SiC MOSFET的可靠性还尚未经过长时间和大范围的应用验证，很多相关问题没有得到解决。开展SiC MOSFET的可靠性研究，厘清其可能存在的失效行为及失效机制，对提升整个功率系统的使用寿命和耐久性具有重大意义。
1.4、SiC MOSFET大电流应力可靠性与阈值电压稳定性研究现状
伴随着商业化的推进及工艺技术的普及，SiCMOSFE正逐渐应用于电力电子系统中，因此对SiC MOSFET可靠性问题的研究显得尤为迫切。目前来说，大部分研究主要针对器件在长时间范围内稳定工作状态下的可靠性，即耐久性寿命研究。然而，仅仅开展稳态条件下的可靠性研究是不够的。当器件应用于电力电子系统中时，不可避免地会因异常事件而发生随机故障。一方面当出现瞬态大电流极端电应力时，通常为微秒时间尺度的短路大电流和毫秒时间尺度的浪涌大电流，高功率密度SiC MOSFET会面临更高的瞬时功率，增大了器件失效风险。另一方面，栅氧可靠性问题长期困扰着SiC MOSFET的发展，特别是器件纳秒级高速开关过程中的阈值电压（Vth）稳定性问题，往往是造成系统异常的重要原因。
1.4.1短路大电流可靠性
短路常常发生在逆变器、变频器等系统中。例如，器件的驱动电压选择不当导致器件误开启，负载的电气设备元件的损坏短路，高频工作状态下半桥电路上下管开关延迟导致同时导通。短路状态下，负载供电电压全部加载在器件源漏极之间，并由此形成大电流，进而产生极高的瞬时功率，使结温急剧上升，从而导致器件在数微秒的应力周期中发生性能退化或烧毁失效[53-54]。不同于Si基器件，SiC MOSFET不仅芯片面积小、电流密度高，而且正向电流饱和特性差，使得其短路峰值电流高达额定电流的6倍以上，而SiIGBT仅为4倍左右，器件短路耐受时间也比典型工业级SiIGBT（通常10μs）减少一半以上[55-56]。因此，SiC MOSFET的短路可靠性成为了国内外学者的重点研究方向。
2013年，Fayyaz等人首次评估了平面栅SiC MOSFET的短路特性，认为器件失效并非由寄生晶体管闩锁引起，而是与栅氧可靠性有关[57]。2015年，Nguyen等人分析了短路过程中栅漏电流的变化，发现器件失效主要为栅氧损坏导致的漏电流增加[58]。同年，Shoji等人基于SiC材料热参数，得到短路能量密度与外部环境温度和器件漂移区厚度的关系，认为SiC MOSFET短路失效机理为表面金属熔化导致的热失效[59]。2016年，Wang等人对多款商业化1200VSiC MOSFET的短路能力进行了研究，并建立了电热分布温度评估模型，结果显示短路应力造成的器件内部高温引起本征载流子激发形成漏电流，使得器件发生栅极失效和热烧毁[60]。2017年，Pappis等人对比了平面栅与双沟槽栅器件的短路特性，发现沟槽栅器件热失控现象更为显著[61]。同年，Mulpuri等人通过对平面栅器件进行重复短路测试，发现器件内部产生的热量导致栅极氧化物加速退化[63]。
2018年，Wei等人发现在重复短路测试中，栅氧化层的热电子注入是器件电学参数退化的主要原因[63]。2020年，Liu等人发现了Al金属熔化与SiO2热应力失配共同作用导致的器件栅失效现象[64]。2021年，Yao等人发现了短路期间器件内部材料不同的热膨胀率引起的高机械应力导致的层间介质断裂是SiC MOSFET栅极失效的源头[65]。图1-9展示了不同结构SiC MOSFET的栅极失效模式[64],[65]。
为了提高SiC MOSFET短路能力，2018年An等人通过增大栅极关断负压和栅氧厚度来提升器件短路能力[66]。同年，日本三菱电机公司的Hatta通过将部分沟道电阻替换成内嵌源极电阻，增大了器件总导通电阻，降低了短路电流，提升了短路能力[67]。2019年，Baliga等人提出将SiC MOSFET与耗尽型SiMOSFET器件串联（如图1-11所示）的方案，利用Si器件电流饱和效应，自适应地降低SiC器件的有效栅压，从而减小短路峰值电流，提升短路耐受能力[68]。但该方法不仅会增加成本，而且Si器件的引入限制了SiC器件的高温能力。同年，Stoermer等人在器件栅驱动层面设计短路监测电路，使得系统可以在短路事件发生时关断。然而器件本身的短路能力并没有得到提升，同时额外的电路结构带来的开关延迟等其他问题不可忽略[69]。2021年，Kim等人通过优化P-well区杂质分布形貌（如图1-12所示）来提升电流夹断能力，从而降低短路峰值电流，显著增加了短路耐受时间[70]。
截至目前，研究者们已经对多款不同结构的SiC MOSFET的短路可靠性展开了研究，但彼此之间的研究相对独立，尚未形成较为系统和全面的研究。同时，大多数研究方法和测试条件与目标应用场景契合度不足，例如测试的母线电压大多低于器件推荐工作电压。此外，尽管研究已经发现了导通能力（比导通电阻）与短路能力之间的矛盾，但器件其他重要性能参数与短路可靠性之间的影响关系和机制还尚不清楚。SiC MOSFET特有的栅失效和热失效两种失效模式的形成机制和边界也并不明确。最后，在短路可靠性提升方法上，大部分都集中在增加冗余设计和引入保护反馈模块的“被动式”保护方法。少数“主动式”的短路加固结构也需要牺牲导通能力或是依托先进工艺。
1.4.2浪涌大电流可靠性
浪涌大电流应力形成的原因众多，例如电路突然通电，或者在电路中突然断开/接入大容量补偿电容器，将与电网中存在电感形成振荡，使得电路中出现正弦波形式的大电流。此外，在交流电网中出现短路事件，也会发生持续的周期性浪涌电流，从而导致器件性能退化，甚至毁坏器件。根据JEDEC标准282B.01中规定，功率半导体器件在浪涌测试中，需承受与电网50Hz频率对应的10ms正半轴周期的正弦电流应力[71]。浪涌应力在电力电子系统主要出现的位置是在续流回路中，即第三象限工作状态下。SiC MOSFET内部自带的PN结体二极管即可直接作为续流二极管。因此，对于SiC MOSFET浪涌可靠性的研究主要是围绕其体二极管的抗浪涌电流应力能力所展开[72-74]。
2016年，Sadik等人首次研究了900V、1200V和1700V平面栅SiC MOSFET的浪涌能力，认为寄生NPN发生闩锁效应导致了体二极管的热失效[75]。同年，Carastro等人仿真和测试比较了平面栅SiC MOSFET、SiPiN、SiCSBD三类器件的浪涌性能，认为高温导致的金属熔化是器件失效的主要原因[76]。2018年，Hofstette等人通过对平面栅和非对称沟槽栅SiC MOSFET器件的浪涌失效机理研究，发现两类器件均因金属铝熔化导致器件栅源短路，并随之建立了一种可以预测结温和浪涌电流的热模型[77-78]，如图1-13所示。
同年，Jiang等人发现单片集成SBD的SiC MOSFET的浪涌电流能力弱于传统器件结构，但优于SiCSBD[79]。2019年，Li等人对比研究了平面栅和沟槽栅SiC MOSFET在不同负栅偏置下的浪涌能力，结果显示器件均为栅源金属短路失效，且浪涌能力相近[80]。2020年，Jiang等人研究了重复浪涌电流应力下SiC MOSFET的退化机理，发现栅氧化层内电子或空穴的产生和积累导致了阈值电压退化[81]。
同年，Zhu等人发现非对称沟槽栅SiC MOSFET体二极管的浪涌能力不受负栅偏置的影响，而双沟槽栅器件在栅偏置从0V变为−5V时，浪涌电流能力增加了71.4%，其微观失效分析如图1-14所示[82]。2021年，Xu等人提出了一种提高器件浪涌能力的方法，即通过降低器件P-well区掺杂浓度峰值，让器件MOS沟道形成表面电流，从而降低浪涌应力产生的功耗[83]。同年，Palanisamy等人研究了不同厂商的1200VSiC MOSFET体二极管双极退化情况。重点研究了电流密度对层错生长的影响，发现器件体二极管在额定电流密度下并不会发生退化。而在极高的浪涌电流冲击下，双极导通模式的少数载流子密度更高，并且可以扩散到漂移区内更深的位置，甚至是N+衬底的深层晶体缺陷处，从而触发层错生长。如图1-15所示，EMMI微光显微镜技术定位了器件在浪涌应力后出现的条形和三角形缺陷[84]。
相较于短路可靠性，SiC MOSFET第三象限浪涌可靠性的相关报道还较少，同时也未形成较为系统和全面的研究，并且缺少器件物理层面的理论支撑。大部分研究都集中在针对异步整流或死区工作状态下的体二极管浪涌能力，而缺少关于同步整流应用中第三象限MOS沟道开启情况下浪涌能力的研究。
1.4.3阈值电压稳定性
尽管SiC MOSFET因其优异的电学性能在高频高压功率系统中备受关注，然而SiC/SiO2栅氧界面存在严重缺陷。这些缺陷不仅会削弱表面沟道迁移率导致器件导通电阻增大，还会在应用过程中造成严重的可靠性问题，从而限制了SiC MOSFET的应用和发展[85-86]。相比SiMOSFET，SiC MOSFET的栅氧化层质量较差，SiC/SiO2界面缺陷密度比Si/SiO2高出1~2个数量级[87]。其中具有代表性的栅氧可靠性问题即为阈值电压不稳定。阈值电压作为定义MOSFET沟道开启的关键参数，直接影响了器件在开关过程中的行为表现。而在栅极应力作用下SiC MOSFET的阈值电压会一定程度地偏离初始值，即阈值电压漂移。正向漂移会导致导通电阻增大，增加器件损耗[88-89]。负向漂移又可能会导致器件发生误开启，使得系统发生极端应力事件，例如短路和浪涌事件[90]。因此有必要对SiC MOSFET阈值电压稳定性开展研究。
2006年，Lelis等人就多次提及了在高栅极偏置电压下的SiC MOSFET阈值电压不稳定问题，并发现栅应力会引起阈值电压发生数百毫伏的漂移，严重影响了电路系统性能[91-92]。2009年，该团队继续指出，阈值电压漂移是由SiC/SiO2界面及其附近的电荷快速捕获和释放所引起，并观察到了氧化物陷阱和界面陷阱浓度对阈值电压的影响，指出减小陷阱密度的必要性[93]。2013年，Kikuchi等人建立了适用于SiC MOSFET阈值电压漂移分析的有限元仿真模型，该模型详细表述了隧穿效应对阈值电压的影响[94]。2015年，Lelis等人对阈值电压不稳定性的基本机制进行了研究，并指出高温和高场应力会激活表面氧化物陷阱，最后获得了其活化能为1.1eV[95]。2016年，Rescher等人发现SiC MOSFET的沟道区从积累到反型的栅极电压扫描过程存在亚阈值漏极电流迟滞效应，分析认为是积累过程中界面陷阱对空穴捕获所引起，通过可以施加高于阈值电压的栅极偏置而完全恢复，并不会影响器件可靠性[96]。2017年，随着商用器件的逐渐成熟，Hamilton等人对不同结构的商用器件进行了高温应力老化测试，结果显示长时间受到应力作用后，器件的阈值电压发生明显漂移[97]。2020年以后，Jiang等人研究了SiC MOSFET在动态或开关栅极应力下的漂移情况，发现除静态应力之外，开关事件也可以成为阈值电压漂移的驱动力[98]。2021年，Cai等人研究了三种不同栅极结构的SiC MOSFET静态特性中的阈值电压迟滞效应，评估了不同栅极结构的界面态密度。实验比较了阈值电压迟滞对不同负栅极偏置电压下开关特性的影响[99]。
可以看到，阈值电压漂移对器件的可靠性构成了严重威胁，因此研究评估阈值电压退化的方法显得尤为重要。许多团队已开始探索阈值电压稳定性的测试和表征方法。2015年，Lelis等人提出，SiC MOSFET的近界面氧化物陷阱在应力过程中对电荷充放电造成的阈值电压漂移，无法在后续的测量中被完全观察。因为这些陷阱在阈值电压测量过程中就会改变电荷状态。SiC MOSFET发生的阈值电压迟滞效应也是归因于此。如图1-16所示，这些陷阱实际上受到测试状态的栅极偏压控制，而不是测试前的栅极应力[95]。
2016年，该团队继续对阈值电压漂移测试方法进行了研究，发现应力和测量之间的时间延迟（测试速度）对阈值电压漂移的幅度造成了影响。对比了从最短2μs点测法到最长0.5s扫描曲线法等多种不同时间延迟的测试方法。发现使用测试速度较慢的方法会获得更小的阈值电压漂移，且所有的方法共同表现出与时间延迟成幂函数关系的阈值电压恢复规律[100]。2018年，Infineon公司Rescher等人提出带有预处理程序的阈值电压测试方案，这种测试方法专注于研究氧化层深处陷阱造成的阈值电压漂移，避免了因界面陷阱导致的阈值电压迟滞效应而形成的测量误差[101]，并讨论了预处理程序对SiC MOSFET在双极栅极开关偏置应力下阈值电压漂移的影响机制[102]。同年，为了研究SiC MOSFET在双极栅极开关偏置后，界面陷阱对阈值电压的影响，Infineon公司研发了一种测试速度快、对器件栅氧界面状态影响小，且可施加双极栅偏置应力的阈值电压漂移测试平台（图1-17），将测试延迟降低到最短的1μs水平[103]。
目前大部分关于阈值电压稳定性的研究都集中在氧化层陷阱造成的长久性慢恢复的阈值电压漂移，对于快恢复的阈值电压漂移的研究还相对较少。同时，快恢复的阈值电压漂移依赖先进的低延迟评估技术。尽管现有技术已经将测试延迟降到了微秒级，但是作为面向高频应用场景的SiC MOSFET，其开关动作都需要在纳秒量级的时间范围内完成。因此有必要进一步优化和提升测试方法，研究纳秒量级的阈值电压不稳定性响应过程。
1.5本文主要工作和创新
本文针对SiC MOSFET在实际应用中面临的可靠性严峻挑战，聚焦器件在微秒时间尺度的短路大电流和毫秒时间尺度的浪涌大电流应力可靠性，以及纳秒时间尺度的阈值电压不稳定性，开展了相关的实验与理论研究。主要工作包括：较系统地探索了器件在极端电应力和高速开关过程中的物理行为和失效机制，揭示了影响器件可靠性的关键因素，提出了提升器件大电流可靠性的新结构和新方法，建立了描述器件内部电流导通路径演化过程的物理模型，开发了一种针对快恢复阈值电压漂移的低延迟评估新技术等。本论文的主要工作和创新点概括如下：
1、SiC MOSFET短路可靠性失效机制与加固新结构
基于自主设计搭建的短路大电流可靠性测试平台，探索了SiC MOSFET器件结构参数、关键性能参数以及直流母线电压等级（应力强度）对短路能力和失效模式的影响机制。结合计算机辅助设计（TechnologyComputerAidedDesign,TCAD）有限元仿真和微观物理失效分析手段，阐明了高阈值电压和窄电流路径JFET结构设计提升器件短路能力的底层机制。明确了短路应力强度对SiC MOSFET的两类失效模式的诱导机制，并揭示了一种因集成肖特基二极管（SBD）结势垒退化而导致的新型失效机制。提出了一种集成自适应势垒调控JFET的短路加固新结构（ADJ-MOS），其可以在短路状态下自适应地实现对短路峰值电流的抑制作用。针对集成JFET结构引入的额外电阻，建立了双区JFET电流导通路径模型以指导加固结构设计，在保证器件导通能力的同时实现了短路能力提升。
2、SiC MOSFET浪涌可靠性失效机制与第三象限导通模型
针对第三象限浪涌大电流应力下器件内部复杂的电热耦合关系，建立了描述内部电流路径演化过程的多路径混合导通物理模型，并通过实验和TCAD仿真验证了模型的普适性。基于该模型提出了双极（体二极管）和单极（MOS沟道和集成SBD）导通路径在浪涌应力下竞争的电流共享关系，并同时利用自主设计搭建的浪涌大电流可靠性测试平台，揭示了器件结构参数和MOS沟道开启对浪涌大电流可靠性的影响机制。同时，本文也明确了器件阻断能力与体二极管浪涌能力的矛盾关系。结合微观物理失效分析手段，发现了一种因终端区表面电流聚集而导致浪涌能力薄弱的新型失效机制，由此提出了在浪涌过程中切换栅偏置让体二极管提前开启的驱动控制方法，提升了器件可承受的最大浪涌电流。
3、SiC MOSFET阈值电压稳定性与低延迟评估技术
基于SiC MOSFET栅氧界面陷阱对阈值电压不稳定性的作用机制，指出了阈值电压快恢复漂移在应力结束后呈指数恢复而难以表征的问题，并分析了现有表征方法的局限性。提出了一种纳秒量级低延迟评估技术，实现了器件从应力状态到测量状态的快速转换，显著降低了阈值电压从发生漂移到测试获取的延迟时间。同时将该技术应用于测量-应力-测量的阈值电压稳定性评估序列，揭示了双极栅偏置开关应力对SiC MOSFET快恢复阈值电压漂移的影响机制。最后改进了传统双脉冲开关实验方案以适应评估序列的双极栅偏置应力条件，明确了快恢复阈值电压漂移对SiC MOSFET开关特性的作用机制。
第二章SiC MOSFET短路可靠性失效机制与加固新结构
本章首先基于自主设计搭建的短路大电流可靠性测试平台，结合TCAD有限元仿真和微观物理失效分析手段，研究了SiC MOSFET器件结构、关键性能参数以及直流母线电压对短路能力和失效模式的影响机制。其次，明确了短路应力强度对SiC MOSFET的两类失效模式的诱导机制，以及集成肖特基二极管（SBD）结势垒退化导致的新型失效机制。最后提出了集成自适应势垒调控JFET的短路加固新结构，并建立了指导加固结构设计的双区JFET电流路径模型，在保证器件导通能力的同时实现了短路能力提升。
2.1SiC MOSFET短路可靠性影响机制
2.1.1短路测试原理与平台搭建
图2-1展示了短路可靠性测试平台的电路拓扑原理与实物图，主要由充能回路、功率回路和驱动回路三部分组成。充能回路由高压直流电源VDC、隔离二极管D和储能电容C串联组成。储能电容容量为2mF，以保证整个短路期间器件承受的母线电压稳定，隔离二极管控制电流流向以保护高压直流电源。功率回路由储能电容C、固态断路器（SolidStateCircuitBreaker，SSCB）和待测器件（DeviceUnderTest,DUT）串联组成。SSCB可以在DUT失效发生后，及时断开功率回路，保证实验安全的同时防止DUT发生更严重的烧毁，以便后续进行失效分析。本文选用50倍于DUT额定电流的SiIGBT模块作为SSCB，避免SSCB在短路期间对DUT分压，影响短路行为。罗氏线圈作为电流探头Currentprobe检测功率回路电流。两条驱动回路中的隔离栅驱动Gatedriver1和Gatedriver2，分别为SSCB和DUT提供驱动电压VGE和VGS。完整的测试过程控制和短路行为表现如图2-2所示，主要可以分成以下7个阶段：
1、充电阶段（~t0）：由高压直流电源向储能电容充电至测试预设母线电压VDC。期间SSBC与DUT保持关断，二者分压承受母线电压VDC。如果此间DUT漏源电压VDS显著小于预期电压分量，则表明DUT可能已经失效，应停止实验。
2、短路准备阶段（t0~t1）：VGE由0切换到正栅压以使SSBC开启，而DUT保持VGS负压关断，VDC全部施加在DUT漏源极两端，即VDS=VDC。
3、电流上升阶段（t1~t2）：t1时刻VGS由负压切换到额定正栅压VGS,P，DUT开启进入短路应力状态，电流IDS持续上升，并在t2时刻达到最高电流峰值Ipeak。t1时刻VDS通常低于VDC，形成过冲尖峰（Overshoot），且随电流稳定而恢复。
4、电流下降阶段（t2~t3）：电流开始逐渐降低，一段时间稳定到电流谷值Ivalley。
5、电流二次上升阶段（t3~t4）：进一步延长短路时间可能出现电流抬升现象。
6、短路关断阶段（t4~t5）：t4时刻VGS切换到负压关断，DUT电流下降退出短路应力状态。关断时刻VDS也会出现过冲。同时，器件关断后还可能形成漏极拖尾电流Itail，并逐渐降低为零，器件实现安全关断。
7、失效阶段（t4~t6）：器件在短路应力下失效通常发生在三个时刻，一是在t4关断时刻之前（A点），二是在拖尾电流下降过程中（B点），三是拖尾电流已经消失以后一段时间（C点）。失效时刻波形通常表现为电流电压突变，一般是由于器件烧毁后三端短路所造成。此时SSCB也会发生短路，并在t6时刻触发短路保护，控制SSCB强制断开功率回路。
如果DUT在短路应力结束后未出现失效，则会延长短路脉冲宽度，即t1到t4之间的时间间隔，并重复试验直到器件最终发生失效。通常表征SiC MOSFET短路可靠性的主要参数是最大短路耐受时间tSCW，记录最终失效前一次的短路脉冲宽度作为tSCW。此外还会计算短路期间器件所承受的功耗，即最大短路耐受能量ESCW，作为另一重要参数，表示为(2-1)：
除此之外，在前述典型短路行为介绍的基础上，结合SiC MOSFET器件物理分析，总结了可以表征器件短路可靠性的重要特征参数，并分析了这些参数与短路行为之间的内在联系，为后文短路大电流可靠性影响机制和失效机制分析，以及加固结构设计提供了理论基础。这些短路特征参数包括：
1、电流上升时间trise和最高峰值电流Ipeak
器件在t1时刻开启进入短路状态后，高VDS使得器件处于饱和工作区：VDS>VGS−Vth，短路电流即为MOSFET饱和电流IDS,sat，表示为式(2-2)：
其中Z为器件元胞沟道宽度，μ为载流子迁移率，COX为栅氧电容，LCH为沟道长度，Vth为阈值电压。通常IDS需要经过一段上升时间trise（微秒级）才能在t2时刻达到Ipeak，而trise远高于器件栅极正常开启时间（纳秒级）。这是因为功率回路存在寄生电感导致电流无法突变，尤其是功率回路与驱动回路之间交叠部分的源极处存在寄生电感LGS。尽管自t1开启时刻器件栅源之间就被置于额定正栅压VGS,P，但由于功率回路的短路电流突变dIDS/dt使得LGS形成了感生电动势，降低器件有效栅压VGS,E，进而造成器件IDS,sat降低，如式(2-3)：
研究表明，采用更低源极交叠寄生电感的Kelvin连接封装方式，会使得器件更快上升至Ipeak，且Ipeak值也更高[104]。
在短路状态下器件内部形成极高功耗，导致温度迅速上升，从而引起Vth降低。由式(2-2)可知，Vth降低导致了IDS上升。同时，当温度继续升高并开始向器件其他区域扩散后，器件声子散射和表面粗糙度散射程度加剧，使得器件载流子迁移率开始降低。当以上两种温度效应在t2时刻达到平衡，IDS到达Ipeak。由此可知，IDS越晚升至Ipeak，即trise越长，则预示着器件升温速率越慢，这将正面影响器件的短路能力。同时正比于IDS,sat的Ipeak也直接代表了器件在短路期间电流应力的强度，因此通过降低Ipeak（IDS,sat）来降低损耗，有助于提升器件短路能力。同时IDS,sat也与器件比导通电阻Ron,sp直接相关。这就体现了器件设计中短路能力与导通能力之间存在的矛盾关系，较低的Ron,sp往往会导致更高的电流IDS,sat，从而削弱短路能力。
2、电流下降时间tdrop和最低谷值电流Ivalley
短路期间持续的高功率损耗使得器件结温继续升高，一方面器件整体的迁移率随之继续降低，使得IDS也同步降低。另一方面，高温也会促进载流子热激发生成，使得载流子浓度提升。因此，IDS的降低速率也在减缓，直到经过一段下降时间tdrop后，器件升温至迁移率降低和热激发生成的平衡状态，IDS即达到谷值电流Ivalley。温度继续上升，还可能会出现电流抬升现象。由此可知，IDS越晚降至Ivalley，即tdrop越长，也预示着升温速率越慢，这使得DUT达到失效的临界温度所需的时间，即短路耐受时间也越长。同时Ivalley也直接代表了器件在短路期间电流应力的强度。更重要的是，Ivalley还预示着器件内部温度的分布情况。当器件内部温度分布更均匀时，各个区域温度也相对更低。温度所在区间对迁移率的退化作用比载流子热激发更明显，使得器件整体电阻增高，表现为Ivalley更低。
2.1.2器件结构对短路可靠性的影响
随着SiC MOSFET商业化的普及，各个厂商都选择了自己的器件结构发展路线。这些器件结构在基本电学性能方面的优势已经被各个厂商广泛报道，且在产品手册进行了详细说明，而关于器件在可靠性方面的介绍却相对较少。本节选择了绪论中提到的目前市面上商业化相对较早，厂商技术相对成熟的四种SiC MOSFET结构，研究了不同器件结构对短路可靠性的影响机制。这些器件包括平面型栅（PMOS）、非对称沟槽栅（AT-MOS）、双沟槽栅（DT-MOS）以及集成SBD结构（SBDMOS），器件电压等级均为1200V。其中，P-MOS还包括上一代（lastgeneration，L-Gen）传统工艺制成的大尺寸元胞结构，以及经过结构优化的最新一代（newgeneration，N-Gen）先进工艺制成的小尺寸元胞结构。器件实测的基本电学参数如表2-1所示，已经根据有源区面积进行了归一化。
N-GenP-MOS实现了最低的比导通电阻，对应额定电流密度最高。SBD-MOS牺牲了部分MOS沟道区以集成SBD结构，因此导通能力有所下降，比导通电阻最高。但SBD-MOS也因此实现了最低的体二极管压降。沟槽型器件的比导通电阻也相对较低，其中AT-MOS接近于最低的N-GenP-MOS，但是AT-MOS的击穿电压也最低。此外AT-MOS、DT-MOS和SBD-MOS都采用了较高的阈值电压设计。
图2-6和图2-7分别展示了800V母线电压下，AT-MOS和DT-MOS的电流密度和温度分布情况，对应的时刻为短路开始后2μs。由于DT-MOS为对称结构，因此采用半元胞结构进行仿真分析。可以看到导通电流并不是在元胞内均匀分布，而是主要集中在JFET区中间位置。这是因为短路状态下高VDS导致JFET与P-well的交接处的耗尽层向中间扩展，而耗尽层作为中性区无法提高载流子导电路径。AT-MOS的JFET宽度（P-well区间距）更窄，所以在高VDC条件下耗尽层扩展对器件JFET区的有效导通路径影响更显著。可以看到，AT-MOS的有效导通路径宽度（0.57μm）明显低于DT-MOS（0.8μm），使得AT-MOS的短路峰值电流也更低。同时，更低的Jpeak也实现了更低的器件内部功耗，使得AT-MOS的内部最高温度（1200K）也低于DT-MOS（1300K）。
2.1.3器件性能对短路可靠性的影响
正如上一节提到的，器件的两项关键性能参数—Ron,sp和Vth与短路能力之间存在密切联系。由于各款器件结构的区别，还无法准确建立二者之间的联系。因此，本节通过筛选因加工均一性问题而导致关键性能参数偏差的器件进行短路可靠性研究，以排除器件结构因素的影响。即筛选出两组分别存在Vth和Ron,sp偏差，而其他参数一致的同一型号器件进行短路应力实验。图2-8(a)展示了两颗Vth存在偏差的L-GenP-MOS在800V母线电压下的短路波形。两颗器件的其它电学参数相近，尤其是Ron,sp完全一致。可以看到Vth更高器件的Jpeak更低且trise也更长，说明高Vth有利于提升器件短路能力。
2.1.4直流母线电压对短路可靠性的影响
随着VDC提升，Jpeak也在上升而trise在缩短。短路状态初始阶段，器件升温会导致阈值电压降低，从而使得JDS随时间上升。同一时刻高VDS导致温度上升速率更快，使得对应的JDS值也更高，表现为JDS上升速度更快（trise更短）。同时，由于SiC MOSFET相较于Si基器件有更明显短沟道效应，导致即使器件工作在饱和区，JDS仍然一定程度受到VDS影响而随之增大，因此Jpeak也随VDC升高。
此外，器件在低母线电压下还呈现出与800V不同的失效波形和端特性。图2-11展示了L-GenP-MOS在400V母线电压下的短路波形，随着脉冲宽度逐渐增加，器件发生失效时并未出现三端波形剧烈波动。失效现象表现为器件关断若干微秒之后，VGS发生突然抬起。此后，器件无法维持预设的栅极关断负电压，而漏源电压间的电流和电压保持稳定。另外N-GenP-MOS也出现了相似的情况，两款器件失效后的栅源电极之间形成远超手册额定值的泄漏电流，已经表现为低阻态，而漏源电极仍然保持阻断特性。如图2-12所示，AT-MOS在400V母线电压下也呈现出栅极异常的短路波形。
如图2-13所示，DT-MOS同样出现栅极异常抬起，但随后又进一步发生三端失控波形剧烈波动。失效后AT-MOS呈现栅源低阻态，而DT-MOS则为三端短路。值得注意的是，尽管AT-MOS实现了更低的Jpeak，但是结果显示其短路能力并不明显优于DT-MOS，其中两款器件tscw分别为14μs和13.5μs
SBD-MOS在800V母线电压下的异常波形也在600V和400V的情况下出现。图2-14展示了600V情况下SBD-MOS的短路波形。当栅极切换到负压后，短路电流先出现短暂下降，然后再次抬升，并持续升高到数倍于额定电流值，且VDS保持母线电压不变。在短路电流持续导通一段时间后，器件发生三端剧烈波动。器件失效后呈现为三端短路，且tSCW仅有3.5μs。此外，器件JDS在栅极关断前已经出现了轻微的抬升。
表2-3总结了不同结构器件在不同母线电压下的失效模式，可以看到在高VDC应力下器件失效模式趋向于发生三端短路。反之部分器件在低VDC下更容易发生栅源短路，尤其是对于AT-MOS。而SBD-MOS独特的短路行为导致其在不同母线电压下均为三端短路。
2.2SiC MOSFET短路失效机制
2.2.1集成肖特基二极管结势垒退化
SBD-MOS独特的失效行为，即关断后明显的泄漏电流导致短路能力薄弱，有必要进一步研究造成这种现象的深层物理机制。本节再次使用TCAD仿真分析SBD-MOS短路期间的热电应力作用过程，同时选择了未集成SBD且导通电阻相近的L-GenP-MOS作为对比参考。图2-15显示了在600V母线电压下，P-MOS器件的电流密度和温度分布，对应时刻为短路开始后2μs。此时器件电流已经达到Jpeak并开始随迁移率退化而降低，器件端电压VDS也达到VDC稳定值。电流由漏极通过漂移区、JFET区域和栅极沟道流向源极。热中心（温度峰值）出现在N-漂移层顶部与JFET区底部连接位置，并向栅氧化层和沟道区扩散。
SBD-MOS测试波形最明显的特点是即使栅极电压切换为负值，器件也不能完全关断，并存在显著的泄漏电流。此外，短路电流在关断前就会出现抬升，这预示着SBD-MOS短路期间的导通状态可能发生了变化。因此提取了SBD-MOS在600V母线电压下的三个不同时间点的电流密度和温度分布，包括电流电压初步稳定的2μs时刻，栅极关断前JDS发生轻微抬升的4μs时刻，以及栅极关断后JDS短暂下降后再次发生抬升至稳定的6μs时刻。如图2-16所示，在短路开始后2μs时刻，电流同样经由JFET区域流向栅极沟道和源极。然而，由于SBD-MOS三分之一的元胞区域被作为集成SBD结构，因此短路电流都集中在其余三分之二的JFET区域，导致比P-MOS更高电流密度，进而造成高功率损耗和温度更集中。
如图2-17所示，在短路开始后4μs时刻，不仅JFET区域，SBD区域也形成了电流导通路径，导致了SBD-MOS在栅极关断前JDS发生了抬升。如绪论章节提到，SBD拥有比PN结二极管更低的导通损耗和开关损耗，但也面临着阻断状态下更大的反向漏电流。SBD的反向漏电流主要是由金属载流子热电子发射到半导体中引起，并且随着势垒降低效应会更加明显。高温会导致势垒退化，使得反向漏电流迅速增加。因此，短路期间的极高温度导致了SBD区域形成了显著的漏电流。同时，SBD区域漏电流还会导致严重的功率损耗，并在该区域形成热中心。
如图2-18所示，在栅极关断后直到失效前一时刻（短路开始后6μs），JFET区域短路电流已随着MOS沟道关断而消失，但在SBD区域仍存在明显的泄漏电流，且热中心也随电流从JFET区域转移到SBD区域。不幸的是，SBD泄漏电流引起的功耗将与温度形成正反馈，使得温度不断增加，最终导致器件失效。综上所述，SBD结势垒退化导致的泄漏电流是造成SBD-MOS短路可靠性薄弱的根本原因。
2.2.2栅失效与热失效
SiC MOSFET在不同母线电压下呈现出不同的失效模式偏向性，即低电压（400V）情况下偏向于栅源短路的失效模式，高电压（600V和800V）情况下偏向于三端短路的失效模式。值得注意的是，AT-MOS是唯一在600V母线电压也发生栅源短路的器件，而DT-MOS是唯一在800V母线电压下也先出现了栅极异常，再发生热失效的器件。因此本节进一步对AT-MOS和DT-MOS在不同母线电压下失效模式的偏向性，以及两种失效模式的本质区别展开了研究。
为了进一步厘清母线电压（应力强度）对两种失效模式的物理作用机制，对不同失效模式的器件进行了去封装失效分析。如图2-20所示，在600V母线电压下发生栅源失效的AT-MOS芯片表面几乎完整，没有明显的损坏点。相反，在800V母线电压下AT-MOS严重烧毁，有源区表面已经完全融合金属化，导致了器件的三端都发生了短路。而DT-MOS在两种母线电压下均出现严重烧毁。同样的情况也发生在P-MOS的失效现象上，即低电压（400V）下器件倾向于栅源短路的栅失效，而高电压（600V和800V）下则为三端短路的热失效。综上所述，在高母线电压形成的高强度短路应力作用下，器件将产生极高功耗，并导致内部升温迅速且温度集中，使得最高结温在很短的时间内达到材料极限温度而直接烧毁。相反，低母线电压（低强度应力）使得器件功耗较低而升温较慢，因此在短路应力期间器件没有达到极限温度。然而，较长时间处于高温状态诱发了器件栅极可靠性相关退化，从而导致器件在关断以后出现栅极损坏。因此，尽管AT-MOS利用JFET效应降低Jpeak实现了最低的短路功耗，但是在低应力强度下的栅失效机制导致AT-MOS的tSCW并没有明显延长。此外，实验结果发现在低母线电压应力下，器件最后一次短路失效测试中，短路脉冲宽度越长，即短路维持时间越长的器件，从栅极关断后再到发生栅极失效的滞后时间越短。
2.3集成自适应势垒调控JFET区的短路可靠性加固结构
针对SiC MOSFET面临着短路能力与导通能力的矛盾问题，提出了一种集成自适应势垒调控（Auto-adjustBarrier）JFET区（AD-JFET）的SiC MOSFET短路加固新结构（ADJ-MOS）。首先介绍了集成AD-JFET结构的自适应势垒调控原理以及其对短路可靠性的加固机理，然后建立了适用于加固结构设计优化的双区JFET电流路径模型。最后验证了新结构对SiC MOSFET短路可靠性的加固效果。
2.3.1加固新结构与自适应势垒调控机理
图2-21展示了传统平面栅SiC MOSFET元胞结构及其内部等效结构组成。通过从源极到漏极的电流导通路径，可以将元胞结构等效为源极N+电阻、MOS沟道结构、JFET结构、漂移区电阻和衬底电阻串联。其中源极N+电阻、漂移区电阻和衬底电阻阻值相对恒定，难以通过优化这部分电阻来缓解器件导通能力和短路能力的矛盾。相反，沟道MOS区和JFET区结构的输出特性并非线性关系。在短路高压状态下，沟道MOS区因反型层夹断而达到电流饱和，同时JFET区结构也因两侧耗尽层向内扩展限制了短路电流。
因此，基于传统平面栅SiC MOSFET元胞结构，本小节提出了一种集成自适应势垒调控JFET（AD-JFET）的短路加固新结构（ADJ-MOS），如图2-22所示。该结构基于两个技术要点：第一，在保证器件导通能力的基础上，加强JFET区耗尽层向内扩展效果；第二，调整MOS沟道区反型层势垒高度，以促使MOS沟道区耗尽区提前夹断。
新结构将元胞原有的N+源区分成左右两个部分，靠近栅极的一部分采用相反极性的掺杂形成新P+源区。同时新P+源区与原本的沟道区保持一定间隔，以在Pwell区与N+/新P+源区之间集成N-base层作为载流子输运路径，最终实现PNP型JFET结构的集成。其中，N-base层与P+源区和P-well区形成PN结型栅极以控制JFET导通能力。如图2-22(b)所示，新结构可以等效为的沟道MOS区与源区之间集成了额外的JFET结构。
AD-JFET的自适应势垒调控机理如图2-23所示。在正常导通工作条件下，正向电流在AD-JFET的导电路径宽度要远大于耗尽宽度，因此可以被视为阻值恒定的等效电阻。当器件由正常工作状态进入到高压短路应力状态，N-base层与P+源区/P-well区相对电势差提升，使得PN结栅极势垒高度随电势自适应提升，表现为PN结耗尽区由两侧向中心明显扩展。由于耗尽区为不导电的电荷中性区，AD-JFET区的电流导通路径变窄，从而导致等效电阻的增加。同样的情况也发生在器件CSL层中的JFET结构，但由于JFET结构中的电流路径更宽，因此耗尽层对电流的作用效果没有AD-JFET显著。此外，AD-JFET位于沟道MOS区和N+源区之间，导通状态下器件在AD-JFET区的分压会导致器件沟道区与N+源区的相对电势高于传统结构，使得栅极与沟道区的相对电势差降低。因此，器件有效栅压会低于预设的栅极偏置，导致MOS沟道的开启程度低于预期。在短路状态下，AD-JFET等效电阻上升使得分压更明显，即对沟道开启的影响更显著，使得器件饱和电流也进一步下降。
2.3.2双区JFET电流导通路径模型
相较于传统平面栅器件，加固结构引入了额外的JFET电阻，为保证正向导通能力不受影响，需要对器件进行优化设计，即降低其他区域的等效电阻。已知源极N+电阻和衬底电阻阻值由工艺决定，漂移区电阻也与器件阻断能力直接相关而无法调整。因此本节通过降低CSL层中原本JFET区电阻来补偿导通能力，并建立了双区JFET电流导通路径模型来指导ADJ-MOS设计。
ADJ-MOS的JFET电阻由两个区域组成。第一部分是器件原本JFET区电阻，可由电阻定律得到等效电阻RJFET见式(2-4)。
其中，分子项tCSL是CSL层的纵向厚度，代表了电流在JFET区域的导通路径长度。分母项代表了电流在JFET区域的导通路径宽度，其中WJFET是JFET区宽度，即两个P-well区之间的间距，Wd1是CSL层与P-well区的PN结耗尽层宽度，可以计算得到式(2-5)：
其中Vbi1为JFET区内PN结内建势垒高度，NCSL和NP-well分别是CSL层和P-well区掺杂浓度。VJ1为CSL层与P-well区的相对电势差，正比于漏源电压VDS。ρJFET为JFET区的电阻率，可以表示为式(2-6)
另一部分电阻则是加固结构所集成的AD-JFET，也可由电阻定律计算得到式(2-7)：
其中，分子项和分母项分别代表了电流在AD-JFET结构中的导通路径长度和宽度。WN+、tN+、WN-base和tN-base分别是N+源和N-base区的厚度和宽度。ρADJ为AD-JFET区的电阻率，可以表示为式(2-8)
其中NN-base为N-base区的掺杂浓度。Wd2和Wd3分别是N-base区与P-well区和新P+源区的PN结耗尽层宽度，表示为式(2-9)和(2-10)：
其中，RJFET-T和RJFET分别为传统器件和新结构的JFET区电阻。其中，为了避免JFET区的宽度和厚度对MOS沟道电阻和漂移区电阻的影响，新结构除了集成ADJFET以外的其他结构参数与传统结构一致，并参考了前文中分析评估的1200VLGenP-MOS器件。结合式(2-4)到(2-11)，可以得到适用于新结构设计的双区JFET电流路径解析模型，即式(2-12)：
其中NCSL-T为传统器件CSL层掺杂浓度。可以看到，由于引入了额外的电阻RADJ，ADJ-MOS的NCSL必须高于NCSL-T。
2.3.3ADJ-MOS短路加固新结构特性
在双区JFET电流导通路径模型的指导下，确定了ADJ-MOS的结构参数，并利用TCAD仿真对加固结构的短路特性进行了验证分析。图2-25对比了ADJ-MOS与P-MOS在600V母线电压下短路期间的电流密度和内部最高温度变化，其中ADJ-MOS采用的tN-base、NN-base与NCSL分别0.5μm,2.75×1016cm-3,3×1016cm-3。
P-MOS的短路峰值电流为4210A/cm2，与实验结果一致，在承受7μs短路应力后关断伴随着拖尾电流。随后，电流再次上升并最终发生热失效。而ADJ-MOS的短路峰值电流仅为2880A/cm2。同时短路耐受时间也延长到了11.5μs。此外，ADJ-MOS较低的短路电流降低了瞬态功耗，器件局域温度上升速率也减缓，更长时间的热传导也使得内部温度分布更均匀，因此新结构的短路耐受能量（11.2J/cm2）也高于传统结构（9.2J/cm2）
图2-26展示了P-MOS关断前时刻（图2-25中A点），以及同一时刻ADJMOS（图2-25中B点）器件元胞内部温度分布情况。P-MOS的最高结温为1420K，而ADJ-MOS仅为1110K。同时，两种结构的温度最高点都位于CSL层JFET区与漂移区顶部，然后随着时间的推移逐渐扩散到器件表面，而集成的AD-JFET不会发生热聚集效应而导致潜在的失效风险。由此可见，加固结构有效地提升了器件短路可靠性。
图2-27展示了器件的输出特性参数，进一步验证AD-JFET区对新结构短路可靠性加固机理。高VDS下ADJ-MOS的饱和电流远低于P-MOS，同时线性区导通电流保持一致，新结构保证了正常工作状态下的导通能力。
图2-28展示了不同VDS下集成JFET区沿着电流路径方向以及路径横截方向的导带能级分布。N-base区内的耗尽层随着VDS提高逐渐向中心扩展，导致载流子导通路径变窄。同时载流子从源极N+到沟道（Channel）的势垒高度也随VDS逐渐升高。这导致栅极与沟道的相对电势差减小，从而降低了器件沟道的开启程度，并进一步降低了饱和电流。图2-29展示了不同VDS下集成JFET区导带能级的三维分布，黑色箭头实线表示载流子传输的方向和路径。高VDS下的电流导通路径比低VDS时要狭窄且更陡峭，这使得载流子传输变得困难。
表2-4总结了ADJ-MOS和P-MOS的电学特性和短路能力参数。集成ADJFET对载流子导通路径和沟道势垒的调控作用有效提升了新结构的短路能力。ADJ-MOS的短路峰值电流密度较P-MOS降低了31.6%，使得短路耐受时间延长了64.3%。同时ADJ-MOS保证了导通能力（比导通电阻）与P-MOS一致，避免了额外的导通损耗且阻断电压和阈值电压也几乎相同。尽管新结构导致了更高的栅氧电场，但电场峰值仍保持在安全范围内。
2.4本章小结
第三章SiC MOSFET浪涌可靠性失效机制与第三象限导通模型
本章首先针对第三象限浪涌大电流应力下器件内部复杂的电热耦合关系，建立了描述电流路径演化过程的多路径混合导通物理模型。然后，基于该模型并同时利用自主设计搭建的浪涌大电流可靠性测试平台，研究了器件结构参数和MOS沟道开启对浪涌能力和失效模式的影响机制。同时，结合TCAD有限元仿真和微观物理失效分析，明确了SiC MOSFET第三象限浪涌的多路径竞争失效机制，以及终端区表面电流聚集而导致的新型失效机制。最后，提出了在浪涌过程中切换栅偏置以控制电流路径转换的驱动方法，提升了器件的最大浪涌电流。
3.1SiC MOSFET第三象限多路径混合导通模型
不同于第一象限工作状态下仅有MOS沟道区导通，在第三象限下SiC MOSFET的PN结体二极管也提供了电流导通路径。两条导通路径呈现完全不同的载流子输运类型、开启条件以及温度特性，有必要先建立普适于各种器件结构的SiC MOSFET第三象限多路径混合导通模型，厘清不同导通状态下的电流电压关系，以此作为后续研究浪涌应力下电流温度耦合变化的基础。
3.1.1多路径混合导通解析模型
图3-1以平面型结构P-MOS和双沟槽型结构DT-MOS为例，展示了第三象限导通状态下，SiC MOSFET内部从源极到漏极的两条不同导通路径。其中，一条是单极（Unipolar）导电路径，通过MOS沟道区、JFET区和漂移区，另一条是双极（Bipolar）导电路径，通过PN结体二极管（BodyDiode）和漂移区。因此，器件可能会出现三种工作模式：双极导通模式、单极导通模式和混合导通模式。
（1）单极导通模式
在正栅极偏置下，MOS区沟道开启形成导通电流，器件工作在单极模式。源漏电流密度JSD随VSD线性增长，与第一象限正向导通特性一致，单极模式电流电压关系可表示为式(3-1)：
RMOS,RJFET,RDrift和RSub分别是MOS沟道、JFET区、漂移区和衬底区电阻，合为导通电阻Ron,sp。其中RMOS受到栅极偏置VGS控制，可以表示为式(3-2)：
其中μni是MOS沟道区迁移率，COX是栅氧电容，Vth是阈值电压，LCH是沟道长度，Wcell是元胞尺寸。RJFET和RSub满足电阻定律公式(3-3)：
其中，tCSL和tCSL是CSL层（JFET区）和衬底厚度。μn和μSub是CSL层和衬底迁移率，NCSL和NSub是CSL层和衬底掺杂浓度，WJFET是JFET区宽度，即P-well区之间的距离。Wd是CSL层与P-well区的PN结耗尽层宽度。RDrift也满足电阻定律，但要考虑电流横向扩散过程，可以表示为式(3-4)
μD、NDrift和tDrift是漂移区迁移率、掺杂浓度和厚度。特别的，如图3-2所示，对负栅极偏置的SBD-MOS，当器件源漏电压VSD超过SBD结构的肖特基结内建电势，SBD也将会导通形成单极电流，可以表示为式(3-5)：
其中VSBD是集成SBD导通压降，随JSD的变化较小，一定范围内可以视为稳定值，但会随着温度升高而降低。相较于P-MOS，集成SBD设计占据了原本一部分MOS沟道区域（三分之一），因此式(3-5)中的CSL层电阻为两倍RJFET。
此外，对于正栅极偏置下的SBD-MOS，当JSD相对较低时，单极电流主要通过MOS沟道导通。而当VSD随着电流继续上升，使得其在集成SBD区的感应电位超过肖特基结内建电势，器件会出现两条单极导通路径。联立式(3-1)和(3-5)可以得到集成SBD和MOS沟道同时开启时器件的电流电压关系式(3-6)：
最后，在单极导通模式下，电子作为唯一载流子，其浓度在一定温度范围内保持不变，器件呈现近似阻性。然而，高温会使得迁移率发生退化，导致器件的等效电阻显著增加，使得相同电流下的导通压降和功耗上升。
（2）双极导通模式
在负栅极偏置下MOS沟道关闭，此时RMOS远大于器件其他区域的电阻。因此VSD所有的压降都集中在器件P-well区与漂移区界面处（图3-2中VB点位），而当VB随着VSD上升到超过PN结内建电势时，器件体二极管开启并迅速进入双极导通模式，少数载流子从P-well区注入到底部N-漂移区，电子和空穴同时作为输运载流子，形成电导调制效应，极大降低了RDrift，双极模式电流电压关系表示为式(3-7)：
其中VPN为PN结的势垒电势，对于SiC材料该值接近3V。α是PN结的理想因子。J0为大注入条件下的PN结饱和电流，主要受到载流子浓度、少数载流子寿命、迁移率和器件漂移区厚度的影响。温度上升会提升载流子浓度从而提升饱和电流J0，使得器件导通压降VSD-Bi降低。但也要注意，随着电流增大，电导调制的载流子浓度达到饱和，高温引发器件整体迁移率降低也会导致VSD-Bi上升。同时，漂移区越厚，远离PN结界面的载流子复合率越高，使得漂移区整体载流子浓度降低，也会导致VSD-Bi上升。然而，漂移区厚度往往与器件的阻断电压成正比，预示着阻断电压与体二极管导通损耗的矛盾关系。此外，尽管电导调制极大地降低了漂移区电阻，但是PN结内建势垒电势VPN也会导致严重的功耗。在小电流状态下，VPN造成的损耗往往高于MOS沟道开启时单极模式下Ron,sp形成的损耗。
（3）混合导通模式
如前所述，正栅偏置下MOS沟道开启，器件形成单极导通电流。然而，当VSD随着电流上升，使得感应电位VB超过PN结内建电势时，体二极管同样会开启。此时器件将处于同时存在单极和双极导通的混合模式下。对于体二极管开启所需要源漏电压VSD-on，可以表示为式(3-8)：
同时，联立式(3-7)和(3-8)，可以获得混合导通模式下的电流电压关系式(3-9)：
而比例系数a也可以根据式(3-4)获得，即式(3-11)：
此外,电流的扩散效应使得实际情况的PN结界面两侧电势差分布不均匀，因此混合导通模式下的电流电压关系式也要通过系数进行修正，如式(3-12)：
此外，对于负栅偏置下的SBD-MOS，还存在集成SBD和体二极管同时导通的混合导通模式，对应的体二极管开启电压和电流电压关系分别为式(3-13)和(3-14)：
综上所述，器件在第三象限导通状态存在两条导通路径。负栅极偏置下的体二极管双极导通路径，以及正栅极偏置下的MOS沟道单极导通路径。二者在大电流下分享电流降低器件整体功耗的同时，在小电流下也存在竞争，MOS沟道会抑制体二极管开启进入电导调制。
3.1.2器件结构对第三象限导通特性的影响
图3-6展示了基于第三象限多路径混合导通模型所获得的不同栅压下器件VSDon，可以看到解析模型与两种结构的实际测试结果都有很好的一致性，并且可以得到由于转折点不明显而无法获得的高温下DT-MOS的VSD-on。模型也显示DT-MOS在高温下的体二极管更难开启。
综上所述，单极导通模式的MOS沟道开启降低了在低电流状态的导通损耗，而双极导通模式的电导调制效应有利于降低在高温大电流状态的导通损耗。混合导通模式结合了二者的优势，存在提升SiC MOSFET浪涌大电流可靠性的潜力。但是，MOS沟道开启和集成SBD导通也会抑制体二极管开启，导致器件难以进入混合导通模式。
3.2SiC MOSFET浪涌可靠性影响机制
3.2.1浪涌测试原理与平台搭建
不同于短路测试中通过逐步调整应力时间以评估DUT的最长耐受时间，浪涌测试的应力时间为固定值。根据JEDEC标准282B.01，浪涌测试中DUT需承受10ms正半轴周期的正弦电流应力，对应的谐振周期T即为20ms[71]。浪涌测试是通过逐步提升浪涌正弦电流的幅值以提升应力强度。浪涌电流的幅值IAmp，即正弦电流的电流最高点由式(3-16)确定：
可以看到，浪涌应力测试是通过调整VDC以控制浪涌电流。此外，本文还对基于LC谐振原理的传统浪涌测试平台进行了优化，设计了反并联续流二极管D3作为放电回路，为正弦电流的负半轴周期提供续流通路，避免待测器件DUT在浪涌应力结束后发生非钳位感性负载事件。完整的测试过程控制和浪涌行为表现如图310所示，主要可以分成以下4个阶段：
1、充电阶段（~t0）：由高压直流电源向储能电容充电至测试的预设母线电压VDC。期间IGBT与DUT保持关断。注意，不同于短路测试对器件正向（第一象限）可靠性的评估，浪涌测试主要关注器件第三象限可靠性。因此DUT采用漏极接地的连接方式，而负栅偏置仅能关断DUT沟道，体二极管仍然保持开启。
2、浪涌准备阶段（t0~t1）：IGBT保持关断，而DUT根据研究目标切换到预设栅偏置。VGS保持负压关断对应体二极管（异步整流模式应用）浪涌能力研究，而VGS切换正压开启对应MOS沟道（同步整流模式应用）浪涌能力研究。
3、浪涌应力阶段（t1~t3）：t1时刻VGE切换到正栅压以使IGBT开启，功率回路形成浪涌正弦电流ISD，同时源漏电压VSD随ISD变化。虽然浪涌期间ISD形貌为正弦波，但是正如第三象限多路径混合导通模型中提到的，浪涌应力形成的内部功耗导致的温度变化，会使得导通特性也发生变化。同时正栅偏置下器件还可能发生导通路径（模式）的改变，因此VSD通常不为正弦波形。失效一般发生在该应力阶段中某一时刻t2，表现为VGS或VSD出现异常波动。
4、放电阶段（t3~）：上一阶段DUT承受浪涌电流应力过程中，电容同时发生反向充电，将形成负半周期的正弦电流。因此D3作为的续流通路有效避免了功率回路承受这部分电流。此外，续流过程也会再对电容正向充电形成新一周期的正弦电流。因此需要在t2时刻及时关断IGBT，避免功率回路承受新一周期的应力。
如果DUT在浪涌应力结束后未出现失效，则会提高VDC以提升IAmp，重复试验直到器件最终发生失效。通常表征SiC MOSFET浪涌可靠性的主要参数是最大浪涌电流Isurge，记录最终失效前一次的IAmp作为Isurge。同时计算浪涌期间器件所承受的功耗，即最大浪涌能量Esurge，作为另一重要参数，其表达式为(3-17)：
此外，提取了测试波形中每一个时刻对应的ISD和VSD值，并将其转化为浪涌过程中的电流电压关系轨迹，结合上一节建立的第三象限多路径混合导通模型来分析器件的浪涌行为。
3.2.2体二极管对浪涌可靠性的影响
首先研究SiC MOSFET第三象限体二极管浪涌可靠性。研究对象同样包括平面栅、非对称沟槽栅、双沟槽栅以及集成肖特基二极管的平面栅在内的多款不同结构类型的1200VSiC MOSFET。每种结构都使用5颗芯片进行评估，展示的浪涌波形为最接近平均值的波形。栅极采用负栅偏置，使得MOS区沟道完全关闭，浪涌电流通过器件体二极管导通。图3-11展示了平面栅结构N-Gen和L-GenP-MOS，在浪涌应力下失效时与失效前一次浪涌测试的波形。同样，本文根据芯片有源区面积已将浪涌电流ISD折算为单位面积下的浪涌电流密度JSD。
L-Gen和N-GenP-MOS可承受的最大浪涌电流密度Jsurge分别为2807A/cm2和3300A/cm2。进一步提高浪涌电流后器件在测试应力周期内发生失效，表现为栅极异常，即栅极电压由−5V抬升到0V。失效后器件的栅源电极之间形成远超手册额定值的泄漏电流，表现为低阻态，而漏源电极仍然保持阻断特性。浪涌期间电流电压轨迹关系呈现逆时针（数字编号代表浪涌时间推移）变化，即相同JSD对应的VSD在电流上升阶段①高于电流下降阶段②。正如上一节第三象限导通模型中的分析，温度上升会提升双极模式下的载流子浓度，从而降低漂移区电阻。因此，浪涌应力造成的功耗导致器件内部温度持续上升，使得阶段①的导通压降低于阶段②。
非对称沟槽栅和双沟槽栅SiC MOSFET（AT-MOS和DT-MOS）在负栅极偏置下的浪涌测试结果如图3-12所示。AT-MOS和DT-MOS的Jsurge分别为4298A/cm2和2514A/cm2。两款器件都出现了与P-MOS一样的栅极异常现象，失效后两款器件均表现为栅源短路。值得注意的是，两款器件失效前的浪涌电流电压轨迹存在明显差异，其中DT-MOS与之前的P-MOS相似，整体呈现为逆时针，不同之处在于DT-MOS在①阶段电流上升过程中出现负阻现象，即表现在浪涌波形中对应2ms到4ms时刻之间，电流上升同时电压却在降低。同样，这也是因为应力导致的持续升温促进电导调制效应而降低的导通压降。相反，AT-MOS的浪涌轨迹出现了交点。当电流相对较低时，浪涌开始后电流上升①阶段的VSD，高于浪涌结束前电流下降④阶段。而当电流相对较高时却是完全相反的情况，即电流上升②阶段的电压低于下降③阶段。根据前面的导通模型可知，在极高的电流条件下，电导调制的载流子浓度达到饱和，高温引发器件整体迁移率降低导致更高的VSD。实验结果也显示AT-MOS的Jsurge显著高于DT-MOS以及P-MOS。
集成SBD平面栅SiC MOSFET（SBD-MOS）中的SBD结构拥有更低的开启电压，在续流模式下优先于PN结体二极管导通，可以降低器件导通损耗。因此对其第三象限浪涌可靠性的分析十分必要。图3-13展示了SBD-MOS在栅极负偏置下的浪涌表现，失效波形同样为栅极异常，同时伴随着VSD短暂上升，失效前最大浪涌电流密度Jsurge为2018A/cm2。注意到SBD-MOS失效前最后一次浪涌轨迹与AT-MOS一样有明显交点。然而整体的变化趋势却与AT-MOS完全相反，即电流上升①阶段的VSD低于电流下降④阶段，而当电流相对较高时发生反转。根据第三象限导通模型中的分析，①阶段小电流下集成SBD优先开启，器件工作在单极导通模式，器件升温造成的迁移率退化导致导通能力持续降低，表现为电流上升速率降低。随着浪涌电流继续上升，器件在②阶段出现转折点之后，电流上升速率显著高于①阶段，转折点表明PN结体二极管开启，器件进入混合导通模式。然而，很快电流就进入下降③阶段，虽然高温电导调制使得③阶段导通压降略低于②阶段，但是由于模式转入较晚，电导调制并不明显。随着电流进一步降低，④阶段电导调制效果继续减弱，单极导通模式占据主导，高温导致的迁移率退化使得导通压降明显高于①阶段。当下次实验再继续升高浪涌应力强度后，器件即发生失效。因此直到失效前SBD-MOS都主要工作在单极模式。
表3-1总结了不同结构SiC MOSFET的体二极管浪涌能力和轨迹特征。首先，同短路可靠性一样，SBD-MOS的浪涌能力Jsurge明显弱于其他结构，主要归因于其浪涌PN结二极管开启较晚，电导调制不明显而导致功耗增加。正如导通模型的分析，集成SBD为电流提供了额外路径，但也提高了体二极管开启电压。除此之外，AT-MOS实现了最高的Jsurge，浪涌轨迹显示AT-MOS的电导调制已经实现了饱和，极大降低了高温大电流下的导通损耗。结合第三象限多路径导通模型和前一章短路分析中的器件结构参数可知，AT-MOS的强电导调制主要归因于最低的漂移区厚度。这也导致AT-MOS的阻断电压BV明显低于其他器件。结合上一章表2-1的静态参数，发现这一机制也适用于其他器件，即BV越高的器件，对应体二极管浪涌能力越差。
3.2.3MOS沟道开启对浪涌可靠性的影响
在实际应用中，SiC MOSFET器件在续流工作阶段大多会采用同步整流技术，即控制正栅偏置开启器件MOS沟道，以降低导通损耗。以此本节继续对正栅偏置下的器件浪涌可靠性开展研究。如图3-14所示，L-Gen和N-GenP-MOS在正栅偏置下的Jsurge分别为3105A/cm2和3561A/cm2，器件失效表现也为栅极异常，即器件栅偏置由15V下降到0V。同时，浪涌轨迹也出现了交点，且整体变化趋势与负栅压下的SBD-MOS近似，这表明在浪涌电流上升过程中，器件从MOS沟道的单极导通模式逐渐转变为PN结体二极管开启的混合导通模式。不同于SBD-MOS之处在于，两款P-MOS器件都较早的进入了混合导通模式，表现为②③阶段相对更长，且③阶段导通电压明显低于②阶段。此外N-GenP-MOS的轨迹交点电压（时刻）相对更高（更晚），且出现了负阻现象。
沟槽栅器件在正栅极偏置下的测试结果如图3-15所示。AT-MOS和DT-MOS的Jsurge分别为4399A/cm2和1468A/cm2，其中AT-MOS的失效模式为栅源短路，而DT-MOS失效后不仅发生栅源短路，漏源之间也出现漏电而无法维持耐压。同时，两款器件的浪涌轨迹存在明显区别。DT-MOS浪涌轨迹直到失效都呈现为顺时针，这符合单极导通模式的特征，即升温导致迁移率降低，使得②阶段下降过程VSD高于①阶段下降过程。相反，AT-MOS浪涌轨迹出现两次明显的交点。结合AT-MOS在负栅偏置的浪涌轨迹分析可知，第一次交点是由于器件从单极模式进入混合导通模式，第二次交点则是因为电导调制达到饱和，高温导致的迁移率退化。
最后评估了SBD-MOS在正栅极偏置下的浪涌能力。如图3-16所示，Jsurge为2199A/cm2，失效模式为栅源短路。浪涌轨迹与负栅偏置下的趋势一致存在交点，同时②阶段观察到负阻，表明了由单极向混合导通模式的转变。
表3-2总结了不同结构正栅偏置下MOS沟道开启的SiC MOSFET浪涌能力和轨迹特征，并与负栅偏置下进行对比。可以看到除了DT-MOS以外，其他结构器件在MOS沟道开启条件下都是实现了更好的浪涌能力（更高的Jsurge）。这一结果主要归功于MOS沟道开启降低了浪涌应力前期小电流时的导通功耗。虽然MOS沟道开启也会推迟体二极管开启，但大部分器件在浪涌过程中都很快进入并长时间处于混合导通模式，因此浪涌期间器件整体功耗低于沟道关断体二极管开启的情况。对于原本负栅偏置下体二极管浪涌能力最好的AT-MOS，沟道开启对浪涌能力的提升效果最不明显。一方面，多路径混合导通模型分析中验证了AT-MOS在正栅偏置下的体二极管最容易开启。另一方面，浪涌轨迹和器件结构参数分析显示AT-MOS的电导调制效果最显著。由此可知，AT-MOS在混合导通模式中，体二极管双极导通占主导地位，MOS沟道开启提供的单极载流子输运路径对AT-MOS浪涌可靠性提升效果有限。此外，由于浪涌应力的瞬态功耗相对（短路应力）更低，器件内部升温速率更慢，使得温度分布均匀。因此MOS沟道无论是开启还是关断，器件达到失效临界结温所需的能耗Esurge都相近。
最后，值得注意的是，正栅偏置不仅没有提升DT-MOS浪涌能力，反而大幅降低了器件可承受的最大浪涌电流。同时DT-MOS的Esurge也明显下降，表明导致失效的原因可能并非温度，而且DT-MOS还是唯一发生三端短路的器件。另外失效前的浪涌轨迹显示DT-MOS全程处于单极导通模式，这也预示着DT-MOS在正栅偏置下是因不同的失效机制而提前失效，后文将进一步展开研究。
3.3SiC MOSFET浪涌失效机制与可靠性提升方法
3.3.1多路径电流竞争失效机制
根据多路径导通模型的分析，双极（体二极管）和单极（MOS沟道和集成SBD）导通路径在浪涌应力的小电流阶段形成了竞争关系，集成SBD和MOS沟道开启都提高了PN结体二极管开启电压并抑制了大注入条件下的电导调制。为了验证这一机制，本节通过搭建基于TCAD数值分析的SiC MOSFET电热模型，对器件在浪涌期间受到的电热应力作用过程展开了研究。此处以负栅偏置下的SBD-MOS为例，同时选择了与SBD-MOS栅极结构相同的P-MOS作为对比研究对象。
图3-17展示了两款器件在浪涌应力周期的5ms中间时刻，元胞内部的空穴和温度分布。此时两款器件的浪涌电流密度均为2018A/cm2，该值对应SBD-MOS的最大浪涌电流。可以看到，虽然SBD-MOS已经通过空穴大注入实现了双极导通模式下的电导调制，但是其集成SBD区域的空穴浓度极低，且以此处为中心影响到部分漂移区。相反，P-MOS的MOS沟道对旁边的JFET区空穴浓度影响较小，且器件整体的空穴浓度也高于SBD-MOS。由此可知，集成SBD结构显著影响了双极导通模式的空穴注入效率，抑制了PN结二极管大注入条件下的电导调制效应，使得SBD-MOS器件产生更大的导通压降和功率损耗。上一节实验中的结果也显示，在此刻对应相同的浪涌峰值电流密度下，SBD-MOS的导通压降（8.6V）也高于P-MOS（7.6V）。此时温度分布也显示SBD-MOS的结温明显高于P-MOS，预示着SBD-MOS会更早达到失效的临界温度。
此外，与集成SBD一样，MOS沟道开启也抑制了体二极管的开启，但却提升了大部分器件的最大浪涌电流。正如上一节第三象限导通模型的分析，尽管集成SBD结构同样为体二极管提供了额外的导通路径，但是在小电流状态下SBD形成的导通压降却明显高于MOS沟道开启。同时，相较于MOS沟道开启，SBD的电流路径仅存在于有源区元胞的三分之一区域，这还会导致电流拥挤效应，并使得SBD接触金属温度过高，从而带来可靠性风险。因此，集成SBD降低的功耗不足以其补偿抑制电导调制造成的额外功耗，最终使得器件的浪涌能力更薄弱。
3.3.2器件终端区表面电流聚集失效机制
实验结果显示，正栅偏置不仅大幅削减了DT-MOS的最大浪涌电流，还同时降低了对应的浪涌能量，并且使得DT-MOS成为唯一发生三端短路的器件。这些现象说明DT-MOS在正栅偏置下的失效原因可能并非内部温度。因此，本节对DTMOS进行微观物理失效分析，并与其他多款浪涌应力失效器件进行对比。图3-18展示了这些失效器件去封装后的光学显微镜照片。其中，除正栅偏置下的DT-MOS表面相对完好以外，其他情况下器件异常现象都呈现为有源区上方源极金属熔化。进一步通过EMMI定位漏电热点（HotSpot），热点放大图像（ZoomImage）显示正栅偏置下DT-MOS的失效点位于器件边缘终端位置的源极极板（SourcePad）。其他器件的失效点位都位于中心的源极极板和栅极极板（GatePad）或栅柄（GateBar）之间。
图3-19展示了对SBD-MOS和P-MOS的失效区域进行FIB分析后拍摄的扫描电子显微镜（SEM）图像。可以看出，元胞顶部源电极的铝金属已被严重烧蚀，但漂移区的SiC材料相对完好。器件在浪涌应力过程中的自热导致表面铝金属层温度超过熔点，金属熔化后覆盖了栅源之间的绝缘介电层，使得器件表现为栅源短路，同时漏源之间的PN结相对完好仍然保持着阻断能力。
进一步对正栅偏置下的DT-MOS进行FIB失效分析，如图3-20所示。与未经应力的完好器件相比，失效器件一侧较窄的源极极板（SourcePad-2）已严重烧毁，且烧毁源金属接触已经蔓延到漂移区，导致漏源之间的PN结被短路，失去了阻断能力。DT-MOS烧毁的SourcePad-2下方连接着P型结终端扩展场区（JunctionTerminationExtension，JTE），该区域在第三象限浪涌状态下也会形成PN结二极管导通电流，而未烧毁的SourcePad-1下方连接有源区金属。因此，在正栅偏置下电流相对较小时，导通路径主要为SourcePad-1下方有源区金属连接的MOS沟道。当器件内部电流增至JTE场区PN结二极管开启时，一部分浪涌电流突然由SourcePad-1流向表面导通路径较窄的SourcePad-2，从而形成高密度聚集，并导致聚集位置金属严重烧毁。相反，负栅偏置下MOS沟道关闭，有源区和JTE区的PN结在低电流状态下同步开启，避免了后期大电流聚集导致的失效。
3.3.3基于电流路径转换的浪涌可靠性提升方法
根据上节失效分析可知，在正栅偏置下，DT-MOS的体二极管开启过程会导致电流聚集于终端JTE区域，从而削弱了其浪涌能力。因此，在正栅偏置的浪涌过程前期，当电流值较低时，可以通过切换负栅偏置将DT-MOS的电流路径从MOS沟道强制转换到体二极管，使其从单极导通模式提前进入双极模式，从而避免浪涌应力中期的大电流在终端JTE区域聚集。图3-21展示DT-MOS在正栅偏置浪涌应力过程中的1.5ms、2ms和3ms时刻，将VGS切换到负栅偏置的实际测试波形和轨迹。表3-3对比了DT-MOS在三个不同VGS切换时刻的浪涌特征参数，并正栅偏置和负栅偏置的情况进行了比较。
可以看到，所有的浪涌轨迹都出现交点，表明器件顺利进入了电导调制模式。进一步分析可以发现，在1.5ms时刻切换VGS时，VSD波形发生陡增，说明该时刻以前器件几乎都处于单极导通模式的小电流区间内。此时将电流路径转移到体二极管，则会增加功耗。在2ms切换时，VSD波形略有上升，而浪涌轨迹相对平滑，在该时刻对应的电流下，器件体二极管已经接近开启。相较于正栅偏置，在1.5ms和2ms时刻切换VGS的DT-MOS分别将Jsurge提升了70.4%和75.7%。其中，2ms时刻切换VGS情况下的Jsurge（2579A/cm2）还超过了负栅偏置（2514A/cm2）。同时，这两种切换条件下器件的失效模式也是与负栅偏置一致的栅源短路。结果表明，通过切换VGS控制电流路径转换的驱动方法，避免了器件因终端JTE电流聚集而失效，有效提升了浪涌可靠性。
当切换时刻推迟到3ms时，浪涌电流已经相对较高，且更长时间的应力使得器件内部温度更高，此时负栅偏置使体二极管提前开启的过程也会在终端JTE区形成电流聚集。DT-MOS的浪涌能力再次低于负栅偏置，且失效模式出现了与正栅偏置一样的三端短路。此外，在3ms时刻，通过负栅偏置提前开启体二极管会使得VSD骤降，从而降低器件功耗。因此，在3ms时刻切换VGS的器件浪涌能力虽不及负栅偏置，但仍明显优于正栅偏置。这一现象也验证了多路径竞争失效机制，即正栅偏置MOS沟道开启会抑制体二极管开启进入电导调制，使得器件在一定电流范围内的功耗高于负栅偏置。
综上所述，在同步整流模式（正栅偏置）下发生浪涌事件时，对于其他结构器件而言，保持正栅偏置即可实现浪涌能力最大化。对于DT-MOS则可以将栅极以负偏置关断，让体二极管提前开启进入电导调制，从而实现更好的浪涌能力。
3.4本章小结
本章对SiC MOSFET浪涌可靠性与第三象限导通模型开展研究。首先建立了描述电流路径演化过程的多路径混合导通物理模型。模型指出了器件在第三象限导通状态存在双极和单极两条电流导通路径。在负栅偏置下，当源漏电压超过PN结体二极管开启电压VSD-on后，电流通过体二极管形成双极导通路径。一方面，体二极管内建电势使得器件在小电流下形成较高的功耗，另一方面，空穴大量注入到漂移区形成电导调制效应，降低了器件大电流功耗。在正栅极偏置下或集成肖特基二极管器件（SBD-MOS）中，MOS沟开启或集成SBD会提供额外的单极导通路径降低小电流下的功耗。当电流继续上升后，体二极管也会开启形成电导调制。此时，器件进入混合导通模式，电流通过两条路径实现共享，进一步降低功耗。然而，MOS沟道开启和集成SBD也会使得VSD-on高于负栅偏置的情况，因此两条路径在小电流下也会形成竞争关系。此外，发现阻断电压与双极导通模式功耗之间存在矛盾关系：更厚的漂移区在提升阻断能力的同时，降低了平均载流子浓度，导致体二极管的电导调制效果减弱而提高了功耗。
在模型的指导下，揭示了器件结构参数和MOS沟道开启对器件浪涌能力的影响机制。在负栅偏置下，集成SBD虽然为SBD-MOS提供额外的单极导通路径，但是也抑制了体二极管开启形成电导调制，同时SBD自身的导通功耗也相对较高，最终造成的最大浪涌电流Jsurge（2018A/cm2）明显低于非集成结构。此外具有最薄漂移区厚度的AT-MOS形成了最强的电导调制效应，实现了最高Jsurge（4298A/cm2），同时也发现其他器件的Jsurge与阻断电压成反比。在正栅偏置下，除了DT-MOS以外，MOS沟道开启显著降低了浪涌过程小电流区间的功耗而提升了Jsurge。其中ATMOS由于体二极管开启最早且双极导通在混合导通模式中占比最高，因此MOS沟道开启对Jsurge提升效果有限（2.3%），而传统平面型器件最显著（10%）。然而，正栅偏置却显著降低了DT-MOS的最大浪涌电流（41.6%）和能量（61.2%）。
微观物理失效分析发现，造成正栅偏置下DT-MOS的浪涌能力薄弱的原因是有源区和终端JTE区电流导通不同步，从而导致两个区域表面金属连接处形成电流聚集并引发局部烧毁。针对这一问题，提出了在浪涌过程中切换栅偏置以控制电流路径从MOS沟道转换到体二极管的驱动方法。结果表明，在浪涌开始后的2ms时刻将器件由正栅偏置切换到负栅偏置，可以将DT-MOS最大浪涌电流从全程正栅偏置的1468A/cm2提升至2579A/cm2。
第四章SiC MOSFET阈值电压稳定性与低延迟评估技术
本章首先基于SiC MOSFET栅氧界面陷阱对阈值电压不稳定性的作用机制，分析了现有表征方法在评估快恢复阈值电压漂移方面的局限性。然后，提出了一种纳秒量级低延迟阈值电压评估技术，显著降低了阈值电压从发生漂移到测试获取的延迟时间。同时，将该技术应用于测量-应力-测量阈值电压稳定性评估序列，揭示了双极栅偏置开关应力对快恢复阈值电压漂移的作用机制。最后，通过改进传统双脉冲开关实验，明确了快恢复阈值电压漂移对SiC MOSFET开关特性的影响机制。
4.1、SiC MOSFET快恢复阈值电压漂移的形成机制与表征方法
4.1.1栅氧界面陷阱对阈值电压不稳定性的作用机制
阈值电压Vth作为定义MOSFET沟道开启的关键参数，直接影响了器件在开关过程中的行为表现。在器件物理中，阈值电压被定义为使栅极下方表面沟道区域从耗尽进入强反型时的栅极偏置电压，可以由式(4-1)表示：
式中ΦGS代表Poly-Si和SiC间的功函数差，NA为沟道表面掺杂浓度，ni和εSiC代表SiC材料本征载流子浓度和介电常数，T代表温度，Cox代表栅氧化层电容，k代表玻尔兹曼常数。氧化层电荷Qox直接影响阈值电压，可以表示为式(4-2)：
其中主要包括可动离子QM、氧化层固定电荷QF、氧化层陷阱电荷QOT及界面陷阱电荷QIT。这些氧化物电荷会在栅氧界面和内部形成电场，导致表面能带弯曲。而对器件施加的栅极偏置需要先克服这些电荷对界面能带的作用，即先与这些氧化层电荷电场抵消（叠加），再使得界面进入强反型。然而，在外界应力作用下（包括器件正常运行过程中），这些电荷在栅氧化物层中的状态、数量和极性都可能会发生改变，从而造成阈值电压不稳定。同时这些氧化物电荷的形成原因和物理本质不同，使得对阈值电压不稳定性的作用机制也各不相同，具体如下：
1、可动离子QM一般是由工艺过程中的污染所产生，主要存在形式为氧化层表面的Na+、K+等离子，可以通过高温退火部分去除，且只在高温（>200K）条件下被激活。
2、固定电荷QF的形成一般认为是与位于深能级的悬挂键有关，主要由碳团簇、低价氧化物等可俘获电荷缺陷形成，在形成以后相对稳定，不会与衬底沟道发生电荷交换。因此，在正常工作条件下，以上两种电荷对阈值电压不稳定性造成的影响可以忽略。
3、氧化层陷阱电荷QOT根据在氧化层所处位置（深度）不同可分为两个部分：氧化物体陷阱电荷和接近SiC/SiO2界面的近界面陷阱电荷QNIOT（NearInterfacialOxideTraps,NIOTs）。其中体陷阱是由氧化层生长过程的微管、点缺陷等形成，这些缺陷位于氧化层深处，大多数不容易在低强度应力作用（正常工作条件）下激活。QNIOT的形成与界面处悬挂键、晶格失配等结构缺陷相关，更容易被激活而影响阈值电压稳定性。如图4-1(a)所示，对于内部为P型半导体的N沟道MOSFET，在负栅偏置下界面沟道为积累状态，空穴在表面聚集并且有一定概率隧穿到近界面陷阱形成QNIOT，同时近界面陷阱中捕获的电子也会隧穿到表面与空穴复合。图41(b)的正栅偏置则是相反的物理过程。因此，器件开关过程中栅极偏置的改变，导致QNIOT的极性和电荷量发生变化，进而引发阈值电压不稳定。
4、界面陷阱电荷QIT是由位于SiC/SiO2界面处缺陷捕获电荷所形成。界面陷阱也被称作界面态，主要在热氧化的过程中引入，包括因晶格参数不匹配导致生成的Si和C的悬挂键，以及因氧化不充分而残留的C团簇。界面态所处的位置决定它对表面载流子响应更迅速。一旦器件表面势发生改变，界面态即会立即对载流子进行捕获或释放。根据响应时间的相对快慢，还会把界面态分为快界面态和慢界面态。同样如图4-1所示，在负栅偏置下施主型界面态捕获空穴，受主型界面态释放电子，界面呈现正极性，反之负栅偏置呈现负极性。同时，界面态捕获的载流子也有一定的概率隧穿到近界面陷阱形成QNIOT。一般而言，QIT会随着偏置极性的改变而全部释放且重新捕获最终形成稳态。
综上所述，阈值电压不稳定性主要受到近界面氧化层陷阱电荷QNIOT和界面陷阱电荷QIT的影响。其中界面陷阱对载流子响应较快，会在较短时间内捕获和发射载流子，且在应力撤去以后立即释放载流子，并很快恢复到应力前的状态。相反，近界面氧化层陷阱响应时间相对更长，需要一定的应力时长积累隧穿的载流子才能形成明显的电荷变化，且在应力撤去后也不会立即恢复。这些捕获电荷导致器件在应力前后的阈值电压发生变化，即阈值电压漂移。根据栅氧界面陷阱对阈值电压不稳定性的作用机制，可以将应力造成的阈值电压漂移分为两个部分：一部分是由长时间应力引起的氧化层陷阱电荷积累而形成的（准）永久（非常缓慢恢复）性漂移；另一部分是在短时间开关过程中由界面陷阱快速响应而形成的快恢复性漂移。
4.1.2阈值电压漂移的表征方法
阈值电压不稳定性测试的基本思路是：首先对未施加应力的待测器件进行Vth测量；之后根据实际需求对器件施加一段时间的（栅极偏置）应力；最后撤去应力并再次测量Vth，通过与应力作用前进行比较，即可获得阈值电压漂移量ΔVth。由于栅极经历了施加测量信号、施加偏置应力、再次施加测量信号的过程，按此顺序施加信号的方式被称为测量-应力-测量序列（Measure-Stress-Measure，MSM）。在器件施加应力完成到再次进行Vth测量之间存在着延迟时间，且Vth测试过程也需要一定时间。这段时间内，由界面陷阱快速响应形成的阈值电压漂移，往往会发生较大的恢复，因此有必要尽可能缩短测试延迟时间。接下来先讨论当前研究中用于表征阈值电压漂移的主流方法，以及这些方法的局限性。
1、电流-电压IDS-VGS曲线扫描法[105]
利用商业半导体参数分析仪扫描IDS-VGS曲线读取阈值电压是最常用的测试方法。如图4-2(a)所示，在逐步阶梯式扫描VGS的同时测量漏源电流（IDS）以获取转移特性曲线。扫描过程中漏源电压（VDS）保持恒定高值或与VGS相同，以保证器件工作在饱和区。由于在实际测试过程中很难准确确定沟道区域的反型程度，因此通常规定当VGS扫描操作期间IDS达到某个规定值——阈值电流Ith时，所对应的VGS即被作为Vth。转移特性曲线的扫描过程分为在上升和下降两部分，而界面陷阱的发射/捕获载流子会让这两条曲线之间发生偏移，这一现象也被称作阈值迟滞效应，如图4-2(b)所示。在实际测试过程中，转移特性曲线的扫描过程通常需要持续毫秒到秒不等，这一过程即造成了测试延迟（tdly）。同时由于高密度栅氧界面陷阱的存在，VGS的扫描过程也会导致界面陷阱的发射/捕获，由这些因素造成的阈值电压漂移/恢复将无法准确量化。在此基础上也有通过提升测试设备性能而发展出更快扫描速度的曲线扫描法，但仍无法满足包括施加双极栅偏置交流应力、阈值电压漂移恢复过程等复杂的测试需求。
2、采样取点法[106]
采样取点法是一种非直接测量法，在应力开始前，对器件施加某一固定电压VGS（略高于Vth）和VDS，使得器件工作在线性区，并记录对应的漏极电流IDS，此时器件满足MOSFET线性区电流表达式(4-3)
其中Z为器件元胞沟道宽度，μ为载流子迁移率，COX为栅氧电容，LCH为沟道长度，均为固定常数。这些参数可以通过参数分析仪扫描器件在固定电压VDS下的线性区静态IDS-VGS曲线而获得。由表达式(4-3)可知，ZμCOX/L即为VGS>Vth时IDSVGS曲线斜率。然后在应力结束后同样施加相同的固定电压VGS和VDS。通过线性外推即可获得阈值漂移量ΔVth，如式(4-4)所示：
该方法的优势在于通过采样点测的方法大幅度缩短了测试延迟。难点在于需要合理设置测量状态的VGS，既要保证转移特性的线性可推，又要同时避免应力和测量电压之间切换时产生过冲。缺点在于只能获得Vth的漂移量，无法获得初始值。同时，测试过程在线性区进行，对于高压功率器件而言，各区域电阻会对VDS形成分压，导致实际情况与原理表达式(4-3)中的VDS发生一定程度偏离。此外，IDS-VGS曲线斜率同样需要参数分析仪扫描获得，这一扫描过程形成的Vth漂移无法量化。在此基础上，文献报道了该方法的特殊变式：在施加应力结束后短接器件栅极和漏极(VGS=VDS)，并在栅极接上恒定的电流（数值等于曲线扫描法的阈值电流Ith），读取此时的VGS作为Vth[103]。由此获得的Vth即为曲线扫描法中转移特性曲线读取的Vth。该方法将延迟时间降低至1μs，且可以应用与双极交流应力、阈值电压漂移恢复过程等复杂的测试需求。然而，这一延迟仍然无法满足对SiC MOSFET纳秒级开关过程中快恢复阈值电压漂移的研究需求。
4.2SiC MOSFET阈值电压漂移的低延迟评估与影响机制
为了进一步降低SiC MOSFET阈值电压的测试延迟，本文提出了一种针对SiC MOSFET快恢复阈值电压漂移的低延迟评估技术。首先介绍了新技术的理论基础和对应的测试方案，包括预测试校准过程，测试平台参数设置的原则以及测试流程。进一步通过对商用SiC MOSFET的阈值电压漂移进行评估，验证了技术的可行性。最后基于新技术研究了双极栅偏置开关应力对不同器件结构SiC MOSFET阈值电压漂移的影响机制。
4.2.1低延迟阈值电压漂移评估方法
在上一节IDS-VGS阈值电压扫描曲线法中，器件工作在饱和区，转移特性曲线电流电压关系满足式(4-5)：
当器件阈值电压发生漂移时，理论上转移特性曲线也会随之发生平行位移。作为本文方法的理论基础，转移特性曲线平行移动首先需要通过实验进行验证。
本节选择了前面章节中评估过的平面栅SiC MOSFET作为实验对象验证测试方法，该器件手册额定Vth对应的Ith为10mA。先对器件进行长时间栅极正偏置应力作用下的加速老化试验使得其发生永久性Vth漂移，然后通过参数分析仪（本文中为KeysightB1505）扫描获得其应力前后的转移特性曲线。如图4-3(a)所示，应力前（Beforestress）后（Afterstress）的转移特性曲线近乎平行移动。图4-3(b)提取了Ith值附近的转移特性曲线在应力前后的ΔVth值。这些附近值与Ith=10mA对应的ΔVth的偏离程度在1%以内，证明转移特性曲线近乎平行移动。
图4-4展示了正负栅极应力造成的Vth漂移引起转移特性曲线（黑色实线）发生平移（红色虚线和蓝色虚线）的过程。只要在Vth漂移发生漂移后，尽快的获得器件在饱和工作状态的测量电位点（MP和MN），再与未发生Vth漂移的转移特性曲线（使用参数分析仪获得）进行对比，即可推导出器件在正/负栅极偏置应力作用下的Vth漂移量（Vth-PS和Vth-NS）。需要注意的是，由于转移特性曲线是通过半导体参数仪器阶梯式扫描VGS所获取的，扫描的过程也会导致一定程度的Vth漂移，即器件实际的转移特性曲线应该为图4-4的黑色虚线。因此还需要获得未经应力的初始测量电位点MI以得到Vth的初始漂移量（Vth-IS），再结合Vth-PS和Vth-NS，即可获得排除Vth-IS的准确ΔVth。
根据上述理论基础，本文设计了如图4-5所示的基于阻性负载电路的实验装置，以获取测量电位点（MP和MN）。其中VDC为直流电压偏置，RL为控制环路电流（IDS）的负载电阻。此外，自主研发了可实现多段电平控制的栅驱动模块Gatedriver，使被测器件DUT能够快速从应力状态切换到测量状态。图4-5(b)中的测试波形图展示了VGS信号的控制策略及其对应的VDS变化，包括校准实验波形(b1)、正栅偏置应力后阈值电压漂移(b2)、负栅偏置应力后阈值电压漂移(b3)。表4-1总结了本方法需要定义的重要参数。
首先设计了校准实验，以量化本测试平台与参数分析仪之间由Vth漂移造成的测量误差。如图4-5(b1)所示，第一步执行预处理程序（tpre），通过VGS=0V偏置来重置SiC/SiO2界面陷阱捕获释放状态，从而消除由先前实验引起的Vth漂移。预处理期间DUT处于阻断状态，可表示为式(4-6)：
经过足够长时间的预处理之后，VGS迅速切换到测量状态（VGS=VGM-I），此时DUT处于不完全开启的状态，如式(4-7)所示
在校准实验中，VGM-I被设定为Vth初始值，即图4-4中使用参数分析仪扫描获取的转移特性曲线上Ith所对应的Vth。在DUT从预处理状态进入测量状态后（tmea），VDS波形将从0V迅速上升，上升到极值点时对应的电压VDM-I和电流即为初始（无应力）测量电位点（图4-4中的MI）。RDUT是DUT的等效电阻，即器件电压电流之比，其值将直接受到Vth漂移和VGS影响。由于转移特性曲线（较慢速）扫描过程中Vth漂移的存在，通过本文所使用的测试平台进行快速切换测量所得到的MI值将会偏离转移特性曲线。这种偏离会造成后续栅偏置应力后Vth漂移测量过程的误差。故将此误差定义为测试方案本身的初始Vth漂移（Vth-IS），可以通过式(4-8)进行量化：
其中Vth-MI即为IDM-I在图4-4的转移特性曲线中所对应的VGS值。完成校准后即可进行栅偏置应力后的阈值电压漂移评估。如图4-5(b2)所示，第一步仍是执行相同时长的预处理程序以重置界面状态。随后立即对DUT施加正偏置栅应力VGS-P，此时器件处于导通状态，见式(4-9)：
器件完全开启状态下，导通电阻Ron明显低于RL。因此IDS由RL控制而VDS接近0V。为了避免器件导通状态的自热效应对Vth测量的影响，IDS应尽可能小。VGS-P会促使界面陷阱捕获电子/释放空穴，进而导致器件表面沟道难以形成反型层，表现为Vth发生正向漂移。当VGS-P持续时间（tstr）结束，VGS从VGS-P切换到测量状态（VGM-P）时，Vth正向漂移使得器件相对于预处理状态具有更高的等效RDUT。对应的VDS将从0V迅速上升到最大值（MP），然后随着Vth漂移的恢复而逐渐减小。
相反，负栅偏置应力（VGS-N）会导致Vth产生负向漂移。如图4-5(b3)所示，当VGS从VGS-N切换到测量状态（VGM-N）时，VDS会从阻断状态的最高点（VDC）迅速降至最低点（MN），然后在Vth的恢复过程中逐渐上升。图4-5(b)中的MP和MN即对应于图4-4中的测量点，因此可以使用式(4-8)中所描述的相同方法来获得正负栅极应力下的Vth漂移（Vth-PS和Vth-NS）。结合Vth-IS，可以消除该方案与参数分析仪扫描过程之间的测试误差，由此获得准确的Vth漂移量（ΔVth），见式(4-10)：
图4-6展示了详细的实验过程，主要可以分成以下4个阶段：
1、使用KeysightB1505进行转移特性曲线扫描，获得Ith对应的初始Vth。其中VDC保持恒定值（VDS-C=10V），以使DUT处于饱和区域，即VDS-C>VGS−Vth。
2、进行校准实验以获得Vth-IS。需要强调是，尽管理论上饱和区器件IDS值与VDS无关，但是SiC MOSFET相较于Si基器件有更明显的短沟道效应，导致IDS仍然一定程度受到VDS影响，因此校准实验需要调整VDC和RL，使得VDM-I≈VDS-C以减小误差。同时预处理时间tpre需要逐渐延长，直到Vth-IS保持稳定，从而保证栅氧界面缺陷在前序应力中所捕获的载流子充分释放。
3、评估栅偏置应力后的Vth漂移。栅偏置应力导致的Vth漂移会使得RDUT发生相应变化，因此相同VGS条件下VDS也会偏离VDS-C。同样，为降低短沟道效应影响，需调整VGM-N和VGM-P直到VDM-P&VDM-N≈VDS-C且IDM-P&IDM-N≈IDM-I。
4、由式(4-10)计算得到准确的ΔVth。进一步调整应力时间tstr、VGS-N和VGS-P以获得不同应力时长和不同应力强度（栅压）下的ΔVth。此外，通过调整tpre时间也可以获得ΔVth的恢复过程。
为进一步通过实验验证测试平台的低延迟效果，选择阈值平移试验同款商用1200V平面栅SiC MOSFET作为实验对象。图4-7展示了器件在双极栅偏置应力下的Vth漂移测试波形，其中VGS-P/VGS-N=20V/-5V，tstr=20μs（50kHz频率）。如图4-7(a)和(b)所示，通过VGS在四种电位之间的快速切换，即预处理（tpre）、正/负栅偏置（tstr）和测量状态（tmea），实现了双极栅偏置应力条件下的阈值电压漂移评估。图4-7(c)和(d)分别为图4-7(a)和(b)中测量点MP和MN放大（Zoomin）图像，VGS从应力状态切换到测量状态之后，VDS迅速达到最大值和最小值（即测量点MeasuredPoint），分别对应Vth正向和负向漂移。可以看到，从VGS切换到测量点之间的测试延迟tdly约100ns，低于目前相关文献报道的最低值（1μs测试延迟）。
此外，在应力结束后阈值电压漂移测试过程中，要满足图4-6步骤3中VDM-P&VDM-N≈VDS-C和IDM-P&IDM-N≈IDM-I。然而，实际操作中难以保证每一次测试过程的电流电压都完全一致。因此，进一步实验定量分析IDS偏差对ΔVth影响，如图4-8所示。以IDM-P&IDM-N=IDM-I时的ΔVth为准确值，定义此时的偏离度为0%。在本文后续的实验中，IDM-P和IDM-N的偏差都小于±20%，由此产生的ΔVth偏差小于1%，在可以接受的误差范围之内。
4.2.2双极栅偏置应力对阈值电压漂移的影响
本节基于低延迟评估技术，进一步研究了双极栅偏置应力对SiC MOSFET阈值电压漂移的影响机制。图4-9展示了本节所采用的测量-应力-测量序列（measurestress-measure，MSM）
首先进行转移特性曲线扫描和校准实验，获得初始参考阈值电压漂移量Vth-IS。然后，在同一应力周期时长（频率）的交流应力中，选择周期中的不同时刻中断应力并立即转入测量，以此获得阈值电压在该周期中完整的漂移过程。同时调整栅极偏置电压等级，研究应力强度对ΔVth的影响。此外，通过调整交流应力周期时长来研究开关频率对ΔVth的影响。进一步，在应力结束后，先进行预处理偏置再转入测量状态，以此研究ΔVth的恢复过程。最后对比不同器件结构对SiC MOSFET阈值电压漂移的影响机制。
（1）不同栅极偏置电压下的阈值电压漂移
图4-10展示了在先负后正和先正后负的双极栅偏置应力周期中，不同测试点中断后的ΔVth测量结果。其中应力周期时长tstr=20μs，对应50kHz，调整的双极栅偏置电压包括VGS-P/VGS-N=20V/−5V、20V/−10V和25V/−5V。其中点A和B（黑色方点）分别对应了图4-7(a)和(b)所示的测试波形所获得的ΔVth。
根据本章首节的分析可知，当栅偏置使得栅氧界面的表面势发生反型后，界面态会迅速响应捕获/释放载流子，因此在应力0μs开始时刻和10μs应力极性反转时刻，Vth迅速发生漂移和恢复。同时被捕获的载流子使得界面拥有极性而产生排斥力，这种排斥力既造成了阈值电压漂移，也抑制了其他载流子被捕获，因此阈值电压漂移程度会随时间减缓。当排斥力和栅极偏置应力达到相对平衡时，ΔVth出现近似饱和状态。由于排斥力与被捕获载流子的数量成正比，因此在更高的栅偏置电压下，ΔVth饱和值也更高。
（2）不同频率下的阈值电压漂移
进一步保持50%占空比和VGP/VGN=20V/−5V，调整tstr从0.2μs到200μs不等，对应从5MHz到5kHz的开关频率。为了模拟器件的实际工作情况，每一次测试都要执行10个周期的双极栅偏置应力，使得界面陷阱的捕获和释放达到稳定，并读取最后一次周期结束时刻的ΔVth。如图4-11所示，随着应力时间以对数方式增加，之前在线性时间尺度达到饱和的ΔVth将继续增加。这是因为前一节中ΔVth达到的饱和，仅是由于响应时间较短的界面态对载流子的捕获达到了饱和。进一步延长栅极偏置的持续时间，会使得界面陷阱中的一部分电荷在获得足够能量后向更高的能级跃迁，进一步通过隧穿进入到栅氧化层近界面陷阱的位置，这部分载流子造成了阈值电压的进一步漂移，这种漂移可能形成难以恢复的准永久性阈值漂移。总体来看，阈值电压漂移随应力时长呈现先快后慢的对数式增长。
为研究ΔVth的恢复过程，选择在双极栅偏置应力结束后，先将VGS转入预处理状态，以使界面陷阱所捕获的电荷释放，随后再转入测量状态。通过调整预处理时长来控制ΔVth的恢复过程。注意，由于本平台本身有0.1μs的测试延迟，这也会造成ΔVth恢复。因此定义阈值电压漂移恢复时长（trec）最短即为0.1μs。图4-12展示了器件在500kHz、50kHz、5kHz双极应力下，经历一定时间恢复后的ΔVth，其中trec=0.1μs的a/a’、b/b’和c/c’点即与图4-11数据点对应。可以看到，阈值电压漂移以指数速度迅速恢复。例如，在500kHz双极应力后，经过1μs恢复后的正向和负向ΔVth漂移相较于0.1μs恢复，分别减少了32%和22%。这也说明相较于以往文献报道的最快测试方法（1μs测试延迟），本文提出的测试方法可以有效地降低测试延迟造成的误差。
本节最后对不同器件结构在双极栅偏置应力下的ΔVth进行研究，除P-MOS以外，选择了非对称沟槽栅（AT-MOS）和双沟槽栅（DT-MOS）器件作为研究对象。测试应力周期时长tstr=20μs，双极栅偏置电压VGS-P/VGS-N=20V/−5V，另外，每一次测试也都执行了10个双极应力周期以稳定界面态，并读取最后一次周期内不同中断点时刻的ΔVth。图4-13显示DT-MOS和AT-MOS在负栅偏置周期内的ΔVth显著高于P-MOS且在10μs应力周期内仍不饱和。
已知栅极应力强度决定了阈值电压漂移的程度，而栅极偏置电压只是器件应力强度的外部参数，反映到器件内部则是栅氧化层电场强度。正如绪论章节的分析，沟槽型栅氧结构往往造成底部电场集中，且沟槽底部和侧壁的电场分布也不均匀。同时沟槽栅结构的氧化工艺难度也高于平面型器件，这使得沟槽底部和侧壁的界面陷阱分布不均。以上这些因素导致沟槽型器件更高的ΔVth。
4.3SiC MOSFET阈值电压漂移对器件开关特性的影响机制
界面陷阱导致的阈值电压漂移会在应力结束后快速恢复，这一特点决定其主要影响器件在应力作用后的动态特性，因此本文对其中最具代表性的开关特性进行了研究。通过自主设计搭建的双脉冲测试平台，以及对传统测试方案的改进优化，结合上一节获得的在不同应力条件下的阈值电压漂移量，开展了阈值电压漂移对器件开关特性影响机制的研究。
4.3.1双脉冲测试原理与改进方案
图4-14(a)展示了双脉冲开关测试平台的电路拓扑原理图。主要由充能回路、功率回路和驱动回路三部分组成。充能回路由高压直流电源VDC、隔离二极管D1和储能电容C串联组成。功率回路由储能电容C、功率电感L和待测器件DUT串联组成，另有续流二极管D2与功率电感反并联。采用同轴分流器Shunt检测功率回路电流。驱动回路中的隔离栅驱动Gatedriver为DUT提供驱动电压VGS。完整的双脉冲测试控制过程和典型波形如图(b)所示，主要分成以下5个阶段：
1、充电阶段（~t0）：由高压直流电源向储能电容充电至预设母线电压VDC，期间DUT保持关断。
2、第一脉冲阶段（t0~t1）：t0时刻DUT切换到正栅偏置而开启，储能电容向功率电感放电，续流二极管保持阻断耐压。放电原理与浪涌测试中的LC谐振相同，但由于脉冲时间远低于正弦电流周期，因此电流随时间的变化关系为正弦初期近似的线性关系，满足式(4-11)：
3、续流阶段（t1~t2）：当器件在t1时刻达到目标负载电流值后，DUT切换到负栅偏置而关断，功率电感中储存的电流由续流二极管导通释放，续流过程中会形成一定的损耗导致电流下降。
4、第二脉冲阶段（t2~t3）：t2时刻DUT再次切换到正栅偏置而开启，电感中储存的电流由续流二极管转向更低电位的DUT释放，器件电流从0A立即上升到负载电流值，并在器件开启稳定后继续线性上升。
5、放电阶段（t3~）：t2时刻DUT再次切换到负栅偏置而关断，功率电感中储存的电流全部由续流二极管释放。
通常将DUT在t1时刻关断过程和t2时刻开启过程的开关行为作为研究对象。本文为了精准评估正负栅偏置造成的阈值电压漂移对开关特性影响，对传统双脉冲试验方案进行了改进，如图4-15所示。在双脉冲测试中，续流二极管导通期间和第二脉冲期间，器件正好处于负和正栅极偏置应力状态。因此，本文选择t2开启时刻和t3关断时刻作为研究对象，通过控制续流阶段和第二脉冲阶段的脉冲宽度来实现双极栅极应力时长控制。
传统的双脉冲实验中，续流阶段和第二脉冲阶段所设定的脉冲宽度，是在保证DUT和续流二极管完成换流且电流电压达到稳定的基础上，尽可能缩短而减少续流二极管损耗。而在本实验中，为了使正负栅偏置达到目标时长，脉冲时间往往需要延长，这将导致续流过程的电流损耗增加或是第二脉冲期间器件电流升高超过额定值。为保证每一次器件开启关断时刻的电流等于目标额定电流，需要通过合理调整第一次脉冲来控制负载电流值，预留续流期间电流损耗和第二脉冲期间电流上升的电流变化量。
典型的调整过程如图4-15所示，为了将负栅偏置应力时长从t2提高到t'2，需要适当提前t0到t'0，使得第一次脉冲结束时刻t1的负载电流适当提升。提高的这部分负载电流正好补偿了续流期间二极管消耗的电流，使得t'2时刻开启时的负载电流Iload恰好等于前一次实验t2时刻。
4.3.2阈值电压漂移对开关特性的影响
进一步对脉冲之间的开关过程进行研究，分析阈值电压漂移对开关特性的影响关系。图4-17展示了器件在开关过程电流电压变化，可以看到器件开关过程可以分作8个瞬态区间，提取每一个瞬态区间的时长作为开关特性的重要特征参数，具体如下：
1、开启延迟阶段T0（t0~t1）
从t0时刻开始，栅驱动向栅极输入电流，通过电流电荷对栅源电容CGS进行充电，使得栅极电压从负栅偏置VGS-N逐渐上升。器件在t1时刻达到Vth之前都处于阻断状态或亚阈区导电，漏源电流IDS忽略不计。VGS充电速度由VGS-P、VGS-N、输入电容Ciss=CGS+CGD和RG决定，可以表示为式(4-12)：
在一定的充电速度下，Vth决定了器件开启所需的延迟时间。
2、电流上升阶段T1（t1~t2）
在t1时刻VGS超过Vth后，器件进入MOS沟道夹断的饱和区工作状态，负载电流开始从续流回路转换到DUT。但在电流完全转入到DUT之前，续流二极管仍然导通，母线电压VDC全部位于DUT，使得栅漏电容VGD迅速充电。因此VGS和IDS将迅速上升直至IDS=Iload，充电速度同样由式(4-12)决定。IDS的上升速率可以表示为式(4-13)：
可以看到，上升速率同样受到Vth影响。
3、电压下降阶段T2（t2~t3）
当负载电流Iload在t2时刻从续流二极管完全转换流入到DUT后，续流管在理想状态下处于阻断状态，VDS此刻开始减小。由于IDS保持Iload稳定不变，因此VGS将保持稳定不变，此刻的VGS被称作米勒平台电压VGP，表达式为(4-14)：
已知栅驱动保持VGS-P对CGD进行充电，可以得到VDS的下降速率为式(4-15)：
可以看到，VGP也由Vth决定，并直接影响了VDS下降速率。此外，在实际情况下，Iload转入DUT后，续流二极管并非立即阻断而是存在反向恢复电流使得IDS>Iload。同时，SiC MOSFET的短沟道效应也导致VGP不稳定。
4、开启栅极稳定阶段T3（t3~）
DUT到t3时刻已经完成了IDS的开启导通，并工作在线性导通区。同时栅驱动继续对输入电容Ciss充电，使得VGS继续上升至驱动电压VGS-P，期间器件导通等效电阻随VGS降低，使得VDS也随之小幅降低。
5、关断延迟阶段T4（t4~t5）
从t4时刻开始，栅驱动切换到负栅偏置VGS-N，形成反向电流抽取栅极电荷。栅极电流通过RG给Ciss放电，使得VGS迅速下降至VGP，下降速度为式(4-16)：
在此过程中，沟道逐渐开始关断，而电感形成感生电动势使得电流保持恒定值继续导通。VGS下降导致器件等效导通电阻上升，使得VDS略微上升，沟道耗尽层扩展不明显。同样的，Vth可通过影响VGP而控制器件关断所需的延迟时间。
6、电压上升阶段T5（t5~t6）
到t5时刻耗尽层扩展明显，MOS沟道开始夹断，使得VDS上升，栅极电流主要对CGD进行放电。此时VGS再次处于米勒平台期VGP。因为VDS与VDC的电势差没有超过续流二极管的开启电压，所以续流二极管仍然保持阻断状态。栅驱动保持VGS-N对进行放电，假设CGD为恒定值，可得VDS的上升速率为式(4-17)：
同样，Vth可通过影响VGP而控制关断速度。
7、电流下降阶段T6（t6~t7）
到t6时刻，VDS上升至超过VDC，使得续流二极管开启，耗尽层扩展到最大宽度，VGS的米勒平台期结束。此时栅极电流开始对CGS进行放电，使得VGS开始下降。同时Iload开始从DUT转移到续流二极管中，IDS迅速关断到亚阈区。VGS随时间的变化如式(4-18)：
8、关断栅极稳定阶段T7（t7~）
DUT到t7时刻已经基本完成IDS关断，并处于阻断状态。同时栅驱动继续对Ciss放电，VGS继续下降直至栅极关断电压VGS-N，IDS从亚阈区电流逐渐降至0。
综上所述，在SiC MOSFET开关过程中，负载电流和母线电压会在不同阶段同时存在，从而形成开关损耗。开关损耗是实际应用中，尤其是高频应用中首要关注的器件参数。关断损耗Eoff和开启损耗Eon的计算如式(4-19)：
为了准确建立由栅偏置应力造成的阈值电压漂移对开关特性的影响关系，本节双脉冲测试中采用的续流阶段负栅偏置和第二脉冲阶段正栅偏置脉冲宽度，全部都根据上一节图4-10中每一个中断点对应的栅极应力时长进行设置。以此可以获得其中每一个中断点的Vth漂移对SiC MOSFET开关特性的影响。同时，根据开关测试波形提取了开关特性关键参数。图4-18展示了Vth漂移对开启延迟阶段T0（t0~t1）和关断延迟阶段T4（t4~t5）的影响，其中2MHZ和50kHz即分别对应了图4-10中栅极偏置应力时长tstr=250ns和10μs（周期T=500ns和20μs）。负栅偏置导致的Vth负向漂移大幅度降低了后续开启过程中的延迟时间T0。根据式(412)可知，在栅极电容充电速率一定时，Vth越低T0越短，即式(4-20)：
同理，关断之前的正栅偏置时间越长，Vth正向漂移量越高，米勒平台电压VGP也越高，进而缩短了关断过程中的延迟时间T4，即式(4-21)：
图4-19展示了Vth漂移对电流上升阶段T1（t1~t2）和电流下降阶段T6（t6~t7）的影响，可以看到Vth漂移也一定程度缩短了这两段时间。这两个阶段栅驱动对Ciss进行充放电，使得VGS分别从Vth升到VGP，以及从VGP降到Vth。虽然式(4-14)显示VGP由Vth决定，两者之间的差值是恒定的，但阈值电压漂移同样会影响到Ciss的充放电速率。根据式(4-12)和(4-16)可知，Ciss充放电是随时间逐渐减缓的。由于Vth负向漂移导致T0阶段缩短，器件更早进入T1阶段，使得T1阶段的电容平均充电速率更快，进而缩短了T1时长，根据式(4-12)也可以得到式(4-22)：
由于T1阶段电容平均充电速率已经相对较慢，同时VGS极性已经发生反转，界面处耗尽层处于反型状态，界面陷阱中部分电荷已经释放，使得Vth发生一定程度的恢复。因此，阈值电压漂移对T1阶段影响较小。此外，根据式(4-16)也可以得到T6时长的表达式(4-23)：
Vth正向漂移也会让T6阶段缩短。由于此刻VGS仍为正值（VGP），且高于Vth，因此Vth正向漂移的恢复程度低于T1阶段的负向漂移，使得T6阶段时间缩短比T1阶段更明显。
图4-20展示了Vth漂移对电压下降阶段T2（t2~t3）和电压上升阶段T5（t5~t6）的影响。由式(4-13)和(4-17)可知，两个阶段器件VDS将以线性速率变化，且速率变化同样受到Vth影响，可以分别得到T2和T5的表达式(4-24)和(4-25)：
T2和T5都因为Vth漂移而缩短。但由于T2阶段在开启过程中已经相对较晚，且期间VGS已经发生极性反转加速了Vth漂移恢复，因此T2变化已经不明显。
最后，根据式(4-19)对器件的开关损耗进行计算，得到Vth偏移量对开启损耗Eon和关断损耗Eoff的影响。如图4-21所示，无论是器件开启前的负栅极偏置形成的Vth负向偏移，还是器件关断前的正栅极偏置形成的Vth正向偏移，都降低了对应开关过程中的损耗。器件在50kHz频率下Vth偏移量对应的Eon和Eoff，比2MHz下分别降低了7%和20%。由于在开启过程中阈值电压已经开始恢复，因此Eon相对损耗变化更小。但是由于开关过程上管续流二极管的反向恢复电流使得Eon的初始值高于Eoff，因此合计开关过程的总体损耗变化量仍然明显（11%）。这预示着随着频率升高，器件的总体损耗不仅会因为开关次数增加而提升，也会因器件单次开关的损耗增加而进一步提升，这可能会成为SiC MOSFET在高频应用中的新隐患。
4.4本章小结
本章对SiC MOSFET阈值电压漂移的低延迟评估技术开展了研究。首先分析了SiC MOSFET阈值电压漂移的形成机制以及现有的表征方法。阈值电压不稳定性主要受到近界面氧化层陷阱电荷QNIOT和界面陷阱电荷QIT的影响。根据两者的对载流子的响应/恢复时间不同，可以将其引起的阈值电压不稳定分为两个部分：一部分是由长时间应力造成的氧化层陷阱电荷积累而形成的（准）永久性阈值电压漂移；一部分在开关过程由界面陷阱快速响应而形成的快恢复阈值电压漂移。快恢复阈值电压漂移会随时间（测试延迟）指数恢复，而目前现有的表征手段都无法实现纳秒级测试延迟。
针对这一问题，本章提出了一种基于转移特性曲线随阈值电压平行移动原理的低延迟评估技术。以阻性负载电路为基础电路拓扑，采用自研的多段电平控制的栅驱动模块，使得栅极电压可以在预处理电压（0V）、负栅偏置（最高25V）、正栅偏置（最高−10V）和测量状态电压（≈Vth）四个电位之间迅速切换，进而实现器件从应力状态到测量状态的快速转换。通过器件在应力结束后测量状态下的电位点与半导体参数分析仪扫描得到的转移特性曲线之间的相对位置，获得了阈值电压漂移量。该技术将延迟时间从文献报道的最低1μs缩短至100ns，使得因延迟造成的正向/负向Vth漂移误差分别降低了33%和22%。通过将低延迟评估技术应用于测量-应力-测量阈值电压稳定性评估序列，探索了双极栅偏置应力对阈值电压漂移的影响机制，并将其最高开关应力频率由传统技术的500kHz提升至5MHz。实验表明，界面态捕获电荷的排斥作用使得Vth漂移量与栅偏置电压等级成正比，而Vth漂移随应力时长呈现先快后慢的对数增长关系，同时也发现沟槽栅器件栅氧底部电场集聚会导致比平面型栅结构更严重的Vth漂移。
最后通过改进传统双脉冲开关实验方案，揭示了由应力周期时长导致的阈值电压漂移对SiC MOSFET开关特性的影响机制。器件开启前的负栅偏置使得Vth负向漂移，降低了米勒平台电压及其持续时间，进而降低开启损耗Eon，同理，正栅偏置也使得关断损耗Eoff明显降低。器件在50kHz频率下（应力周期时长20μs）Vth漂移量对应的Eon和Eoff，比2MHz（应力周期时长500ns）下分别降低了7%和20%，开关过程总体损耗下降了11%。这一现象表明随着频率升高，器件的开关损耗不仅会因为开关次数增加而提升，也会因单次开关过程的损耗增加而进一步提升，这可能会成为SiC MOSFET在高频应用中的新隐患。
第五章总结与展望
5.1全文总结
优越的材料特性让SiC MOSFET成为功率半导体器件领域在高压、高频、高温等应用中的有力竞争者。但是在实际应用中仍然面临着许多严峻挑战，尤其大电流应力可靠性与阈值电压稳定性问题已成为制约其规模化应用的关键瓶颈。本文聚焦器件在微秒时间尺度的短路大电流和毫秒时间尺度的浪涌大电流应力可靠性，以及纳秒时间尺度的阈值电压漂移，开展了相关的实验与理论研究。较系统地探索了器件在极端电应力和高速开关过程中的物理行为和失效机制，揭示了影响器件可靠性的关键因素，提出了提升器件大电流可靠性的新结构和新方法，建立了描述器件内部电流导通路径演化过程的物理模型，开发了一种针对快恢复阈值电压漂移的低延迟评估新技术等，具体工作如下：
1、SiC MOSFET短路大电流可靠性失效机制与加固新结构
探索了SiC MOSFET器件结构参数、关键性能指标以及直流母线电压等级对短路可靠性的影响机制，明确了阈值电压Vth是除导通电阻Ron,sp以外另一影响短路能力的器件性能指标。相较于传统平面栅结构P-MOS器件，非对称沟槽栅ATMOS和双沟槽栅DT-MOS结构在实现低Ron,sp的同时，通过高Vth设计降低器件饱和电流，从而降低短路电流上升速率和峰值，进而提升器件短路耐受时间。其中ATMOS利用JFET效应降低了载流子输运路径的有效宽度，进一步降低了峰值短路电流。阐明了SiC MOSFET的两类失效模式的诱导机制：短时间高强度电应力（高母线电压）导致的内部迅速升温至材料极限而发生三端烧毁的热失效。长时间低强度应力（低母线电压）形成持续高温导致器件在热失效之前发生栅极可靠性相关的栅失效。此外，本文还揭示一种因集成肖特基二极管（SBD）结势垒退化而导致的短路泄漏电流失控的新型失效机制，新机制导致集成SBD器件的短路能力明显弱于其他非集成器件。
最后提出了一种提升集成自适应势垒调控JFET的短路加固新结构（ADJMOS）。通过集成JFET结构可以在短路大电流状态下自适应地调控MOS沟道区势垒高度，降低栅极有效电压，同时也缩小载流子输运路径的有效宽度，从而实现对器件短路峰值电流的抑制作用。针对集成JFET结构引入的额外电阻，建立了双区JFET电流导通路径模型以指导短路加固新结构设计。相较于传统结构，ADJMOS在具有相同Ron,sp的同时，短路峰值电流密度降低了31.6%，使得短路耐受时间从7μs增加到11.5μs。
2、SiC MOSFET浪涌大电流可靠性失效机制与第三象限导通模型
针对浪涌大电流应力下器件内部复杂的电热耦合关系，建立了SiC MOSFET第三象限多路径导通物理模型，阐明了双极（体二极管）和单极（MOS沟道和集成SBD）导通路径在浪涌应力下竞争的电流共享关系，以此探讨了器件结构参数和MOS沟道开启对浪涌大电流可靠性的影响机制。实验表明，MOS沟道开启为浪涌电流提供额外路径，降低器件浪涌过程小电流区间的导通压降而小幅提升了最大浪涌电流（除DT-MOS以外）。其中AT-MOS由于体二极管开启最早且体二极管双极导通在混合导通模式中占比最高，因此最大浪涌电流提升效果有限（2.3%），而传统平面型器件最显著（10%）。相反，集成SBD提高了体二极管开启电压，抑制了大注入条件下的电导调制，同时SBD自身的导通功耗也相对（MOS沟道开启）较高，使得器件浪涌能力明显低于非集成SBD结构。此外，导通模型明确了阻断能力与体二极管浪涌能力的矛盾关系：更厚的漂移区在提升阻断能力的同时，降低了平均载流子浓度，导致体二极管的电导调制效果减弱，进而削弱了浪涌能力。AT-MOS因最薄的漂移区厚度实现了最优的浪涌能力，其他器件的体二极管最大浪涌电流也与阻断电压成反比。
最后揭示了正栅偏置下DT-MOS的浪涌能力薄弱的原因：有源区和终端JTE区电流导通不同步，导致两个区域表面金属连接处形成电流聚集并引发烧毁。针对这一问题，提出了在浪涌过程中切换栅偏置以控制电流路径从MOS沟道转换到体二极管的驱动方法，将DT-MOS最大浪涌电流从全程正栅偏置的1468A/cm2提升至2579A/cm2。
3、SiC MOSFET阈值电压稳定性与低延迟评估技术
针对由SiC MOSFET栅氧界面态缺陷导致的阈值电压漂移在应力结束后呈指数恢复而难以表征的问题，提出了一种基于转移特性曲线随阈值电压平行移动原理的低延迟评估技术。该技术实现了器件从应力状态到测量状态的快速转换，将Vth从发生漂移到测试获取的延迟时间从文献报道的最低1μs缩短至100ns，使得因延迟造成的正向/负向阈值电压漂移误差分别降低了33%和22%。通过将低延迟评估技术应用于测量-应力-测量阈值电压稳定性评估序列，探索了双极栅偏置应力对阈值电压漂移的影响机制，并将其最高应力开关频率由传统技术的500kHz提升至5MHz。实验表明，界面态捕获电荷的排斥作用使得阈值电压漂移量与栅偏置电压等级成正比，且阈值电压漂移随应力时长呈现先快后慢的对数增长关系，同时也发现沟槽栅器件栅氧底部电场集聚会导致比平面型栅结构更严重的阈值电压漂移。
最后通过改进传统双脉冲开关实验方案，揭示了由应力周期时长导致的阈值电压漂移对SiC MOSFET开关特性的影响机制。器件开启前的负栅偏置使得Vth负向漂移，降低了米勒平台电压及其持续时间，进而降低开启损耗Eon。同理，正栅偏置也使得关断损耗Eoff明显降低。器件在50kHz频率下（应力周期时长20μs）Vth漂移量对应的Eon和Eoff，比2MHz（应力周期时长500ns）下分别降低了7%和20%，开关过程总体损耗下降了11%。
综上，本文研究了微秒时间尺度的短路大电流和毫秒时间尺度的浪涌大电流可靠性，以及纳秒时间尺度高速开关过程中的阈值电压稳定性，获得了“加固结构”、“物理模型”、“评估技术”三个方面层面的创新成果，从而为SiC MOSFET的器件设计和工程化应用提供了技术支撑和理论指导。
5.2后续展望
本论文主要针对SiC MOSFET短路和浪涌大电流应力可靠性和阈值电压稳定性问题开展了探索研究，但仍有以下方面的工作需要进一步深入：
1、在研究对象方面，本文已经覆盖了大部分商业化器件结构，但近来也有厂商推出了新结构器件，例如ROHM公司的最新一代深刻蚀双沟槽栅器件结构。此外，器件的封装形式也是影响可靠性的重要因素。器件结构和封装形式对大电流应力可靠性和阈值电压稳定性的影响机制值得进一步探索。
2、在可靠性评估方面，本文大部分的研究都是在常温下进行。而在实际应用中，SiC MOSFET器件的工作温度变化范围较大，有必要进一步研究温度对大电流应力可靠性和阈值电压稳定性的影响机制。此外，未来还将在阈值电压测试平台中加入自动化的测试数据采集和处理单元。
3、在可靠性加固方面，本文虽然提出了提升短路大电流应力可靠性的加固新结构，但针对浪涌大电流应力可靠性问题，还未形成对应的加固方法。后续将进一步深入开展浪涌可靠性研究，探索提升SiC MOSFET浪涌大电流应力可靠性的有效加固方法。此外，本文提出的短路可靠性的加固新结构虽然进行了仿真分析，但是器件流片制造过程还处于单步工艺验证阶段，在未来还需要进一步完成全部的流片工作。
如您对我们的产品感兴趣，欢迎联系
我们将为您提供高效、贴心的解决方案！
咨询电话：135 1009 9916（微信同号）
↓ ↓ 点击图片免费领取产品规格书 ↓ ↓ 
想深入了解碳化硅功率器件产品知识？点击→「碳化硅（SiC）课堂」获取详情！
