此篇研究主要针对SiC MOSFET在高dV/dt开关下的失效机理和改进措施设计。研究并设计了主结区域的两种经典设计，并提出了一种新结构。因为元胞、终端和主结的耗尽区分别被充电和放电，相应的瞬态电流会产生瞬间电压，从而形成了栅氧的额外瞬间电场。第一种结构瞬态电场尖峰出现在栅氧和场氧的边缘角落处。而这种造成的电性的失效则是被认为时栅氧退化的原因。在第二种结构中，氧化层的所有瞬态电场，包括栅氧和场氧的拐角部分，都保持在较高值，经典的失效就是器件烧点。所以，为了提高器件可靠性，提出了一种具有隔离结构设计的新型主结结构，当器件在高于100V/ns的高dV/dt下工作时，它可以成功抑制瞬态高电场。随后进行TCAD仿真描述其详细的物理机制，并表明通过新结构对瞬态电流进行分流，使得瞬态电场明显降低。
背景
SiC器件相较于Si基器件具有高阻断电压、低功耗和低导通电阻以及高工作温度。但是因其可以在几百伏的电压下在几ns内开启和关断，从而产生高dV/dt。本文以高dV/dt开关为优化目的，对两种具有经典拓扑器件进行测试分析，并对两种器件的失效机理进行分析，分别确定了其为GS漏电快速增加和热失效。虽然两种器件的失效现象不同，但是背后的物理机制相同，即主结区域PN结的充放电引起的栅氧的峰值电场过大。
结构介绍
SiC MOSFET芯片布局一般包括有源区和保证耐压的终端区域。在有源区域和终端区域之间存在一个主结区域，包括Gate Pad和Gate bus和其它一些区域。为了减少寄生电容并提高可靠性，一般会引入较厚的场氧层来形成与SiC衬底上器件的隔离结构。在场氧下，会存在一个P+区域来确保器件的击穿电压。而且为了确保具有良好的门级性能，这个P+结构的宽度一般会在几十到几百um不等。这个P+也会与与源极连接来确保零电势。在这个区域，通过改变由P型区和外延组成的PN结中栅压和充放电来控制器件的开关行为。比如，在关断过程中栅极首先从高电压变为低电压，然后漏极从0变为高电压。同时PN结耗尽区变宽，P区的空穴通过欧姆接触将电流导出至源极。
下图展示了两种典型主结涉及的P型区和源极设计以及新型主结设计结构：
在S1结构中，主结P区的欧姆接触位于有源区和主结区域之间的，并连接到源极。Poly通过几微米的Gate Poly从有源区的薄栅氧连接到厚场氧上的Gate bus，继而通过Gate Contact引出。这种设计非常常见，可以在各大厂商的SiC器件中看到。
S2结构主结P区欧姆接触位于主结区和终端区域起始位置之间，并连接到源极，这种结构常见于六角元胞布局的芯片中。
而S3结构，主结P区中的几个隔离环形成隔离结构，S3结构布局和S2结构布局基本一致，环的位置选择在栅氧和场氧之间的拐角附近的场氧边缘，它可以将传统的单主结P区结构分为两个独立的部分，并进行分流。因此，在导通和关断的过程中，电流会通过的独立的欧姆接触流向两侧的源极金属。
下图展示了芯片布局尺寸，芯片面积设置为3*3mm，主结宽度为150um，Gate pad尺寸为300*600um。
S1结构的Gate pad为300um×600um。S1结构的Gate pad不与芯片有源区周围的主结直接接触。
S2结构的Gate pad与边界周围的主结结构合并了。欧姆接触到场氧边缘的距离是12.5um。
而S3结构则是将分流结构主结P区总尺寸和薄氧化层的尺寸设置为10：1，这样会保持一个良好的分流效果。
结果与讨论
通过上面的结构介绍，很明显，主结P区的瞬态电流分布会随着开关速度的变化而变化。因此，设计了一种阶梯变化的dV/dt试验来测试三种结构，并分析其失效机理。
三种器件的参数基本相同，BV设计为1200V，导通电阻在75-80mΩ之间。开关测试在VDS=800V/ID=20A条件下进行测试，并通过调节栅极驱动和负载电路电感来控制dVdt，直到器件达到100V/ns时或发生失效为止。
对于S1器件，dV/dt达到60V/ns后，重新测试了器件显示IGSS漏电值增大，失效模式被确定是栅氧退化。通过显微镜可以知道，漏电就发生在栅氧和场氧之间的拐角处，如下图所示。主结P区的水平方向的电流流动可能会产生水平方向的电压降变化，从而导致了这个拐角处的电场瞬态尖峰。因此这个位置的氧化物先发生了退化，增加了IGSS漏电值。因为这个位置位于主结P区中，距离欧姆接触不远，初始的漏电增加不会显著影响器件性能。
下图还展示了失效过程，在MOS关断的过程中，主结的耗尽区在逐渐展宽，空穴电流从主结流向源极金属，此时主结内的分布电压电势将会高于源极，而栅极处于低于源极的电势状态。因此，薄栅氧受到这两个电势的相互叠加的左右，这对SiC MOS的栅氧来说非常苛刻，无法维持。而在开启状态时，瞬态电压则是反向的。
对于S2器件，当dV/dt升高到接近20V/ns时，器件已经发生了严重烧毁甚至炸毁。从波形图可以看到器件在关断过程中漏极电压突然下降。对于S2结构其失效的物理过程相对S1来说更复杂一些，在关断过程中，主结耗尽区变宽，主结P区的空穴电流首先从右侧流向左侧，此时右侧电压最高。随后分布电压升高超过相邻JFET区域的击穿电压时，一小部分电流将流向元胞中的Pplus欧姆接触。因为需要克服JFET的阻断电压，这个电流值相对较小，并且元胞的欧姆接触的面积是小于主结的欧姆接触面积的。因此，从主结中的栅氧和场氧的拐角到有源区相邻元胞的栅氧都会具有几乎同样严峻的电场强度。在这种情况下，失效极有可能发生在氧化物角落处，这就类似于S1器件中所观察到的现象了。因为在相对接近的位置缺乏能量释放通路，是很有可能发生更严重的失效现象。此外，有源区的相邻元胞可能会发生失效，导致栅极和漏极之间短路，影响有源区的关断过程，导致整个有源区发生功率过载，就像下图b所示。当相邻元胞附近发生栅氧失效时，这会导致GD短路而且栅极电势也会抬高，器件同时存在高电压和高电流，导致严重的热失效。
当空穴电流流向相邻元胞时，寄生的NPN晶体管可能会导通，但是因为离子注入形成的SiC的这个寄生晶体管电流增益很差，并不足以造成失效。因为S2器件的敏感区域远离了欧姆接触位置，受到分布电压影响更大，因此其dV/dt可靠性明显低于S1结构器件。
S3结构器件在dVdt＞100V/ns时没有发生失效，波形如下图，为了调整器件的开关速度，分别使用了不同的负载，从而形成不同的波形。隔离结构从敏感区域将传统的主结P区分为两个独立的部分，瞬态电流可以分别从这两个部分流过。
通过最小化包含敏感区域的主结P区的尺寸，可以减少敏感区域中的瞬态电流和电场。因为隔离环也具有累死JFET区域的阻断功能，因此可以通过设置不同的环数和尺寸来调节其电流的分流现象。下面的示意图详细描述了这个结构的工作机制：
当不发生穿通时，两个P区之间的电压和电流相对独立；当电压超过一定极限时，大的P区的电流将会转移一部分到小P区中。同时，还可以通过增加环数来提高这个穿通电压值。
仿真验证
在SiC MOS芯片中，Gate pad在主结区域具有最大的P区宽度，以上的测试结果也证实了失效位置一般发生在Gate pad附近。故而对此区域进行TCAD仿真。
因为主结区域物理状态变化的仿真不能由栅极来控制，因此需要设置外部电压和系统的混合仿真。栅极电压为-2/+20V，漏极电压为0~800V，固定dV/dt。
下图显示了三个结构的电压和电场波形。图里可以看出，每个结构在开启和关断的过程中都会有一个瞬态电场，开关时产生的瞬态电场大于关断的瞬态电场。如a和d图，这是S1结构器件，在60V/ns下，关断器件的最大电场约为2.7MV/cm，开启时的最大瞬态电场为7.05MV/cm。但是在器件关断器件，电场方向是从P区指向栅极的，沿着这个方向的氧化层击穿电压是远低于相反方向的击穿电压。因此，器件在关断过程中更有可能发生失效。
对于S2结构器件和S3结构器件的关断过程最大瞬态电场分别为7.5MV/cm和1.47MV/cm。S3结构器件仿真结果显示的优势与测试结果一致。
所以，就像前文说的，氧化物中的瞬态电场是由欧姆接触和P区之间的电压降引起的瞬态电流引起的。因此，降低欧姆接触电阻和增大主结P区的掺杂浓度可以明显改善这个弊端。但是对于P型SiC，降低欧姆接触电阻到3e-4Ω·cm2或者在电离后进一步增大掺杂浓度是不太容易的。
下图展示了不同隔离环对于100V/ns下最大电场和电流分流效果的影响。图中可以看出，通过增加环的数量可以进一步优化。
在100V/ns时，单隔离环设计足以抑制高电场。如果对于应用有更高的要求，则可以通过优化隔离环的数量、主结P区的尺寸或者结合其它优化欧姆接触的技术来改进S3结构。
总结
在本文中，通过高dV/dt应力测试研究了两种典型的对比结构以及一种改进结构。选取了具有相同电气性能但主结结构不同的三种器件。在对S1器件进行dV/dt=60V/ns测试后，发现栅源泄漏增加；而当dV/dt低于20V/ns时，S2器件甚至出现烧毁现象。所提出的新型S3器件在dV/dt>100V/ns测试后未出现故障。基于故障分析和TCAD模拟，发现主结区域的p型阱的充电和放电电流导致过渡区与活性区交界处的栅氧化层产生高瞬态电场，这是S1和S2失效的主要原因。对于S3器件，插入隔离P环结构的电流分裂效应成功缓解了电场，从而避免了在极高dV/dt下的器件失效。
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