本文展示了一种全优化的SiC半超结（Semi-SJ）肖特基二极管的工艺流程，利用现成的流片技术实现了性能优化。利用SF6基刻蚀技术制造了沟槽侧壁光滑，沟槽角度良好(80-85°)的7um深的沟槽，并且优化了沟槽底部和侧壁的注入。通过各种测试及表征技术以及TCAD仿真均证明了侧壁注入的成果，得到的器件Ron为6.2mΩ·cm2，击穿电压为4kV。
背景
尽管在过往这些年SiC器件取得了重大进展，但是和Si基的双极型器件产品相比，SiC器件的导通损耗仍相对较高，导通电阻Ron,sp与其击穿电压BV的2.5次方呈正比。因此如果想制造击穿电压设计的稍高一些，就会导致Ron,sp显著增大，这阻碍了SiC在更高阻断电压下的进一步应用。目前SiC主流的一些制造商都在针对2.5kV以上产品做针对性研发计划。
所以针对这个壁垒，必须改变Ron,sp与BV之间的关系，来让SiC器件更具竞争力，特别是超高耐压器件的应用时，因为超高耐压的电阻主要是由厚的外延层衬底贡献。而SJ技术就是降低漂移层电阻的同时保持优异的阻断能力，SJ技术可以说是目前制造超高耐压器件最成熟的技术，它利用电荷补偿原理，在漂移区引入交替的P型掺杂柱和n型掺杂柱，与传统的垂直型器件相比，既提高了耐压又照顾到了Ron,sp，改善了二者之间互斥关系。
所以为了利用这种优势，在理想情况下，我们需要尽可能实现掺杂柱的高纵横比，也就是掺杂柱的深度和宽度的比值要大。所以对于SiC器件我们可以采用这种超结技术。半超结技术（S-SJ）则是采用倾斜的沟槽侧壁，与全SJ技术不同，S-SJ技术具有部分穿过漂移区的P掺杂柱和n掺杂柱，沟槽不会完全垂直，允许沟槽侧壁和底部参与离子注入，然后再利用SiO2填充沟槽。
具体过程不再赘述，具体的参数如下图所示。
结果与讨论
下图展示了沟槽宽度上的平均刻蚀速度。图中很明显，当沟槽宽度减小的10um以下时，刻蚀速率显著下降。这也揭示了目前商用的SiC半SJ器件中，如果存在较大的沟槽宽度变化时，是需要进行分次刻蚀的。
作者通过选择合适的刻蚀方法和调控刻蚀参数，确定了一条使得沟槽形状保持良好的工艺路线：采用ICP刻蚀，功率在1000W，RF功率为75W，SF6气流量为40sccm，沟槽刻蚀结果如下图，沟槽呈现约7um深度，侧壁角度大约在80-85°之间，刻蚀的掩膜仍然足够厚能够保持良好的阻挡，并且使得沟槽底部的边缘变得平滑。
离子注入后，通过扫描电镜、原子力显微镜和扫描电容显微镜（SCM）来对器件进行表征，下图展示了结果。扫描的同时在10kHz下施加+4V的正电压，结果展示了PN结的耗尽区，结果上看，沟槽柱将n阴极层保持在沟槽的顶部，沟槽下方形成肖特基接触。
根据沟槽的尺寸以及侧壁和底部离子注入的掺杂分布，在0V和4V偏压条件下进行TCAD仿真。SCM和仿真结果都证明了底部和侧壁的离子注入，支撑了3.3kV半SJ肖特基二极管和MOSFET的研发。
通过多组参数以及沟槽间距和沟槽宽度分别为2um和3um，所得的半SJ器件的Ron,sp约为6.2mΩ·cm2，最大击穿电压为4kV。而具有3e15/cm3的均匀漂移区掺杂的平面二极管的导通电阻则是7.5mΩ·cm2。这与SiC器件的SJ技术的预期一致。通过分析宽范围的固定电荷沟槽界面密度作为击穿电压函数，确保了所设计结构的可靠性。通过这种优化，器件有可能保持比较宽的击穿电压范围，同时在完全阻断的状态下，整个结构的电场保持在1MV/cm以下。
总结
以上介绍了用于SiC肖特基二极管和MOSFET结构的高性能3.3kV半超结的优化工程，这个设计基于精细的沟槽刻蚀和离子注入，实现了7um的沟槽深度和合适的掺杂分布。通过一系列的表征、仿真及测试，证明了这种方法的准确性。
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